Verification
西门电工
这个作者很懒,什么都没留下…
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Veri3.SDF后仿真时序检查
纲要:1.SDF如何标识具体的dly2.后仿真如何模拟transition3.如何屏蔽时序违例的检查1.Delay Calculation简单而言,工具在给出Dlay信息时,已经将transition的影响考虑在内,因此后仿真尽管在波形上的体现是没有transition斜率的体现,但是其Delay信息已经将其考虑在内;2.Back-AnnotationThe SDF is used to gate-sim include the Net delays原创 2021-09-27 17:58:53 · 870 阅读 · 0 评论 -
Veri2. VCS behavioral analysis for the un-driven port
case1. the DUT input port is floating.a. codetop:dut:b. waveformcase2. the DUT input port connect to top, but undriven any value.a. codetop:dut:b. waveform原创 2021-09-24 23:42:35 · 175 阅读 · 0 评论 -
Veri1. system diable/->触发event在相同time slot的Corner现象分析
本文提纲问题背景 测试方法 结论 参考文献1. 问题背景当disable一个进程和触发event从而启动同一个进程同时在一个time slot时会发生什么?这个coner case是在工作过程中遇到的问题,在此进行记录。2. 测试方法a. 线程没有触发首先这个线程没有被触发时,就是该线程不存在时,在同一个time slot是首先执行disable语句,随后执行->语句;i. 测试代码ii. 波形iii. 结果分析首先disable 空线程,然后-&g原创 2021-08-10 22:03:32 · 126 阅读 · 0 评论