DFT1. OCC电路浅析

纲要：

1.DC Scan and AC Scan

ATPG可以使用Mentor公司的TestKompress和SNPS的TetraMAX工具产生，插入scan chain主要使用的工具是SNPS的DFT compiler，改工具嵌入在DC compiler工具之中。DC SCAN表示Normal Scan Test，测试频率低，一般那是10M-30M，其测试模型为stack-at模型。AC SCAN表示at-speed scan，测试频率较高，一般要求与芯片的实际工作频率一致。

70-95年，业界工作频率较低，DC SCAN基本可以捕捉所有的制造缺陷。但是95年以后随着业界工作频率的不断升高，DC SCAN已经不能完全捕捉制造缺陷，因此引入了AC SCAN，测试频率和工作频率一致，同时使用新的transition atpg model来产生test pattern.

两者的异同如下表所示：

现在业界基本都要求DC SCAN和AC SCAN的测试，所以DFT工程师要求同时插入两种测试电路，并产生对应的test patterns.

2.基本的实现流程

a. 读入没有插入scan chain的网表；

b.使用DC工具插入scan chain和OCC模块，同时主要以插入mux的方式fix DRC;

c.使用Testcompress实现EDT压缩scan chain,（EDT：Embedded Deterministic Test).

d.使用Testcompress产生DC/AC test pattern，同时可产生testbench.

e.验证DC/AC patterns的正确性和电路的正确性；

f.使用SDF验证DC/AC patterns相关电路的时序是否满足要求；

g.使用DC/AC patterns(wgl文件)转换成ATE所需格式文件，然后在ATE机台调试；

OCC电路主要实现了在shift阶段和capture阶段对时钟(PLL/ATE)进行选择的功能，有两种方式插入OCC电路：

a.DFT compiler自动插入；b.手动编写OCC电路；

3.Transition Fault Model

4.OCC(On Chip Clock)

OCC ：On Chip Clock

OPCG ：On-Product Clock Gating

SCM： scan clock mux

首先以上三种是同一个功能模块的不同称呼，为了at-speed ATPG测试时测试时钟可以在function clock和shift clock之间切换的控制逻辑，简单理解其核心逻辑是时钟选择结构，需要注意避免时钟路径上的glitch便可；

at-speed test称为全速设计，在130nm工艺节点以下时，物理缺陷的不仅仅由stack at引起，而且还有transition引起。因此对于transiton类型的物理缺陷由新的故障模型time delay model进行测试，业内称为延时故障模型(time delay model).解决方法就是全速测试，由于ATE无法提供function clock如此高的片内时钟，因此引入OCC电路结构。

OCC的基本原理是在scan shift模式下，选通慢速的ATE时钟进行load测试向量和unload测试结果，在capture模式下，对free-running的PLL clock过滤筛选launch和capture clock进行at-speed测试。

常用的OCC电路结构：

续上文，在做SCAN的时候，由于ATE无法提供同片内高频时钟一样的时钟源，因此此时需要使用芯片内部的高频时钟。在capture的时候，对于内部寄存器而言，到达ck pin上的时钟为function时的高频时钟，在shift的时候，shift clock为ATE产生的低频时钟。PLL高频时钟和ATE时钟的切换电路是由OCC模块实现的，其典型的结构如下图：