gemengxia的博客

具体是哪个年份的不太清楚，但是2021届的题型和这个一样，有些还是原题。下文给出部分答案，请有志者自行补充。解析：B第三个等于前两个之和除以2解析：C从左到右三个图，有相同图案就消去，没有则保留解析：A考眼力，最终在A和B中选，但是显然B中最上面的梯形中间的横线与右边梯形横线重合，显然不对解析：D(1+1)/(1/300+1/450)解析：解析：A有同样黑色就保留解析：D大扇形中的值等于小扇形中的两个值之和加3解析：F和都为11解析：吞吐量和laten

1、十进制46.25对应的二进制表达式为( )。A 101110.11 B 101101.01C 101110.1 D 101110.01解析：首先这个题目是由整数部分和小数不同共同组成的，整数部分的计算是最简单的，整数部分除以2得到的余数按照逆向顺序排列后就是整数部分转化为二进制后的结果，详细过程如下所示：46转化为二进制的结果就是101110小数部分的计算可能很多人记不清楚了，小数部分每次乘以2后得出的结果取其整数部分，直到小数部分为0或达到精度要求为止

先记录题，后补充答案，欢迎大家一起补充，因为太难了。。。

艾为这波贼厉害，全部手写拍照，先给出题，答案后续补全。。。（最近笔试太多，防止混乱题目）用的两个1bit全加器串联，如有其它方法，欢迎指正补充

如果DFF的hold时间不满足，通常可以通过降低时钟运行速度来解决（ ）A 是 B 不是解析：建立时间：即时钟有效沿来临之前数据需要保持稳定的最小周期，以便数据在随时钟信号采样时是准确的。保持时间：时钟有效沿来临之后数据需要保持稳定的最小时间，以便数据能够准确的被采样。建立时间和保持时间的概念相对于FPGA内部的D触发器而言的，每一款FPGA的手册中都会给出其所支持的建立保持时间的最小值。下图是Microsemi公司的IGLOO2 FG484手册中给出的建立保持时间表：.

表示任意两位无符号十进制数需要（7）位二进制数。9 为最高的十进制号码99 = 1100011 二进制故任意两位无符号的十进制需要7位二进制数！时间尺度定义为timescale 10ns/100ps，选择正确答案(b)a. 时间精度10nsb. 时间精度100psc. 时间单位100psd. 时间精度不确定解析：10ns为时间单位，100ps为时间精度。时间单位主要用在timescale定义之后的代码中，直至遇到另一个timescale指令或`resetall指令为止，用来表示v..

1、1） pre-CTS，setup的clock uncertainty = PLL jitter + clock tree skewhold的clock uncertainty = clock tree skew2） post-CTS，setup的clock uncertainty = PLL jitterhold的clock uncertainty = 02、3、4、参考：https://blog.csdn.net/force_eagle/article/details/44298

1 AMD1.1 if A=4’b0011，B=3’b110 and C=4’b1110，then which one is the correct result for expression of {2{~^A}}^(B[1:0]&C[3:2]) ？A. 00B. 01C. 10D. 11~^A = ~(0&amp...

AC整数部分：4位小数部分：误差小于最小精度的一般，就可以认为是无损的如小数用8位表示，0.918*2^8取整，舍弃值0.0080.008/2^8=0.0003125（量化误差）精度1/2^8=0.00380625DBD16K是2的14次方，故14+8=22DBCA（A XOR B）OR （C AND D） = AB’ + A’B + CD= ((AB’)’(A’B)’(CD)’)’= ((A(BB)’)’((AA)’B)’(CD)’)’ADF.

整理乐鑫科技2021届招聘的数字IC提前批笔试题，并做了部分答案和解析，有问题的地方欢迎一起探讨。一．单选题1.关于跨时钟域电路的设计，以下说法正确的是:A...

1.异步fifo的深度计算FIFO主要用于异步数据传输之间的数据缓冲。我们选择的FIFO深度应该能够保证在最极端的情况下，仍然不会溢出。因此考虑的最坏情况一般都是写时钟频率大于读时钟频率，但是若写操作是连续的数据流，FIFO都无法保证数据不溢出。可以认为写数据的传输是“突发Burst”的，即写操作并不连续。从整个时间域上看，“写数据=读数据”。但是在发送方"突发"发送数据的时间T内，是很有可能写数据>读数据的，因此FIFO的深度要能够保证，在这段时间T内，如果接收方未能将发送方发送的数据接收完毕的

作者：ICer链接：https://zhuanlan.zhihu.com/p/146503649来源：知乎著作权归作者所有。商业转载请联系作者获得授权，非商业转载请注明出处。1.十进制数-1,用4位二进制表示的原码、补码、反码分别是（）A 1001B 0111B 1110BB 1111B 0111B 1000BC 1111B 1110B 1000BD 1001B 1111B 1110B2.下面哪种不属于验证覆盖率A 状态覆盖率C 条件覆盖率3.

本文学习摘抄至数字芯片实验室1、复数计算(a + bj)*(c + dj) = (ac – bd) + (bc + ad)j，需要四个乘法器才能在一个时钟周期里计算完成，如何优化才能只需要三个乘法器在一个时钟周期里计算完成。思路1：ac -bd = (a – b)d + (c – d)aad+ bc = (a - b)d + (c + d)b(a- b)d可以复用思路2：ac-bd =a(c-d)+d(a-b)bc+ad =c(a+b)-a(c-d)a(c-d)可以复用和思路1和思路2相

本文学习摘抄至数字芯片实验室1、 如下图所示的一个LFSR结构，初值如图所示，在4个时钟周期之后，寄存器中的值从左到右的16进制表示为？变化前：X[16]、X[15]、X[14] 、X[13] 、X[12]、X[11] 、X[10]、X[9] 、X[8]、X[7]、X[6]、X[5]、X[4]、X[3]、X[2]、X[1]变化后：X[1] 、X[16]、X[15]^ X[1]、X[14] ^ X[1]、X[13]、X[12] ^ X[1]、X[11]、X[10]、X[9]、

摘抄至数字芯片实验室1、设计一个序列信号发生器电路，能在CLK信号作用下周期性输出“0010110111”的序列信号2、设计一个自动饮料售卖机，共有两种饮料，其中饮料A每个10分钱，饮料B每个5分钱，硬币有5分和10分两种，并考虑找零。要求用状态机实现，定义状态，画出状态转移图，并用Verilog完整描述该模块module machine( input clk , input rst_n , input[2:0] button, //button[

学习摘自数字芯片实验室1、 如下图所示的一个LFSR结构，初值如图所示，在4个时钟周期之后，寄存器中的值从左到右的16进制表示为？变化前：X[16]、X[...

数字IC笔试题 ——Cadence前端设计2018文章目录数字IC笔试题 ——Cadence前端设计2018补充知识1-fork join/join_any/j...

4、异步FIFO异或的与非门实现MUX1IN1

1、设计一个可预置初值的7进制循环计数器。2、康威生命游戏3、答案见：https://blog.csdn.net/hello_jinjin/article/details/1072293814、5、6：题目太简单，答案请自行手撕

转：https://blog.csdn.net/bleauchat/article/details/91395713 ...

转：https://blog.csdn.net/bleauchat/article/details/91387188 ...

转：https://blog.csdn.net/bleauchat/article/details/91383913DB、施密特触发C、方波列出所有情况A[3:0] = 4’b0000 ~ 4’b1111即可rst_n为异步复位，然后在每个clk上升沿进行触发器状态更新时钟路径：0.8ns数据路径：1+1.2+2...

 1.   setup time、hold time 含义，并说明setup time和hold time会出现负值的原因setup time是指在触发器的时钟信号触发之前，数据需要稳定不变的时间hold time 是指在触发器的时钟信号触发之后，数据需要稳定不变的时间...

转： https://blog.csdn.net/bleauchat/article/details/91487435     module Syn_DFF(clk, rst_n,Din,Dout);input clk,rst_n,Din;output Dout;reg...