元直的博客

同步復位和異步復位二者各自的優缺點一、同步復位：當時鐘上升沿檢測到復位信號，執行復位操作（有效的時鐘沿是前提）。always @ ( posedge clk );1.1 優點：a、有利於仿真器的仿真；b、可以使所設計的系統成爲 100% 的同步時序電路，有利於時序分析，而且可綜合出較高的 Fmax；c、由於只在時鐘有效電平到來時纔有效，所以可以濾除高於時鐘頻率的復位毛刺。1.2缺點：a、復位信號的有效時長必須大於時鐘週期，才能真正被系統識別並完成復位任務。同時還要考慮諸

串转并就是将低3位信号和输入信号一起赋值。因为经过转换后，码元速率会将为原来四分之一，所以设置4分频时钟，将其输出。而并转串就是不断右移，取高位输出。利用计数器cnt 时钟计数，开始数据先给高位，每过一个时钟周期，数据便给低一位。，将串行的数据总数先表示出来，然后发送一位数据加一，后面的接收的这样标志：para_

并串转换的原理是：先将八位数据暂存于一个四位寄存器器中，然后左移输出到一位输出端口，这里通过load_valid信号指示并行数据输入。

本文主要介绍了MATLAB做信号的频域分析的一些例子。

Verilog经典电路设计（二）：4选1数据选择器，同步置数、同步清零的计数器，奇偶校验位产生器，带异步清 0异步置 1 的 JK 触发器

有限状态机（FSM）是许多数字系统中用来控制系统和数据流路径行为的时序电路。FSM的实例包括控制单元和时序。 本实验介绍了两种类型的FSM（Mealy和Moore）的概念，以及开发此类状态机的建模方式。 请参阅Vivado教程，了解如何使用Vivado工具创建项目和验证数字电路。

Verilog经典电路设计：移位寄存器，串并转换器，状态机设计，全加器，并串转换器

Bit Twiddling HacksBy Sean Eron Andersonseander@cs.stanford.eduIndividually, thecode snippets here are in the public domain(unless otherwise noted) — feel free to use them however you please. The aggregate collection and descriptions are ©1997-2...

Verilog门级建模一、门级建模是指调用 Verilog 内部自定义的基本门元件（或者用户自定义基本元件）来对硬件 电路进行结构描述 门级建模方式采用的是一种特殊的模块调用方式。此时所调用的模块式 Verilog 内部预先定 义好的基本门级元件或者用户自定义的基本元件，在这种建模方式下硬件电路将被描述成由 一组基本门级元件的实例组成。二、内置基本门级元件 Verilog HDL 内含的基本门级元件有 14 中，包括 and（与门）、nand（与非门）、or（......

硬件架构的艺术（一） ---亚稳态、Clock、Reset一、亚稳态1.1亚稳态由于违背了触发器的建立和保持时间而产生的，在时钟上升沿这段时间窗口内，数据输入信号必须保持稳定。如果数据在这段时间发生了变化，则输出为“亚稳态”，输出会产生毛刺，或者需要较长时间才能回到稳定状态。1.2 建立时间（Setup Time）...

数字验证之Clock debounce 前言：在数字电路中，为了节省power，需要对clock进行管理，例如档data_duration拉低之后，关闭clock。为了确保数据能够传输完成，在valid拉低之后通常还要放若干个clock出来，那么这个IP需要怎么设计呢？本文将给出一种设计思路。一、模块定义module lane_clk_gate_sync_on( clk, rst_b, ck......

Verilog脉冲边沿检测法 --- FPGA按键检测/将一个信号delay (cfg)T

中断（IRQ）控制模块开发 前言：中断服务是ASIC设计过程中非常重要的一个模块，使用非常广泛，本文将总结一些常用的IRQ设计方案。一、中断生成模块开发实例module cm_slv_dec_irq_gen( input rst_b, input bclk_ck, input wire rg_irq_function_on, input wire ...

同步FIFO案例 --- 参数化的module一、同步FIFO设计要点二、同步FIFO范例module cm_slv_dec_sync_fifo #( parameter FIO_DATA_WIDTH = 32'd32, parameter FIO_DATA_WIDTH = 32'd32) ( input fifo_rstb, input ...

Verilog中function的使用一、在module中使用function1.1.计算以2为底的对数function integer clog2(input integer n) //function for parameter to take log2() integer m, o; begin o = n - 1; for(m = 0; o > 0; m =...

数模混合仿真实例（数字verilog作为顶层）VCS+XA 大家都知道对于一颗有点复杂度的芯片而言（比如SOC），通常都会包含数字电路和模拟电路。在设计的初期，也许数字模块和模拟模块是分开设计和仿真的。随着项目的推进，需要将这些模块都集成到一起，形成最终tapeout的芯片。 如何保证数字电路和模拟电路之间的连接性和协同工作的表现呢？做仿真呗~ 废话，当然要做仿真，要做什么仿真呢？包含数字电路和模拟电路的数模混合仿真。......

Analog Processes 模拟语句描述一个连续的进程，这意味着这些语句会随着时间的推移而连续地执行。至少，这是我们的目标，用这种方式思考类比语句是值得的，但实际上，连续地计算语句是不实际的。相反，模拟核会选择模拟过程被评估的时间点，以近似连续评估。Verilog-A/MS模块可以控制选择的时间，但它是有限的。在每个计算点，模拟语句都被完全执行，这意味着模拟进程不会阻塞。例如，电阻器的模拟过程可能如下所示...

Verilog-AMS数据类型 --- wreal WREAL 是Verilog-AMS支持的一种新的数值模型。WREAL的特殊之处在于它使用有限的浮点数值的点来模拟一条电路工作曲线。而SPICE和Verilog-A的计算结果是一条理论上可以无限精度，包含无限点的的曲线。从某种程度上，WREAL的实现方式类似于Fast-Spice的查表点工作模式，其目的是进一步简化仿真，从而支持更大规模的模拟系统仿真。 使用WREAL的最大......

Verilog-A/AMS系统设计与仿真 Verilog- ams是Verilog标准的模拟混合信号版本。在开放Verilog国际(OVI)下进行标准化。开发的第一阶段是Verilog-A，描述模拟电路所必需的一组连续时间构造。这是基于SPICE的语言。Verilog-A并不打算直接与Verilog-HDL一起工作。相反，它是一种具有类似语法和相关语义的语言，旨在为模拟系统建模，并与香料级电路仿真引擎兼容。 Veri...

用modelsim搭建UVM环境及源码分享一、下载modelsim1.1、百度云盘链接：https://pan.baidu.com/s/1BRSlQiOXIa7CvOr_UQIr7A1.2、提取码：crg0二、文件准备1.1、准备test top//UVM test yop//top`include "uvm_pkg.sv"module hello_world_example; import uvm_pkg...

使用Cadence AMS仿真器做數模混合仿真一、本文轉自https://blog.csdn.net/mymatin1004/article/details/98804521二、

数模混合电路设计中的难点 数模混合电路的设计，一直是困扰硬件电路设计师提高性能的瓶颈。众所周知，现实的世界都是模拟的，只有将模拟的信号转变成数字信号，才方便做进一步的处理。模拟信号和数字信号的转变是否实时、精确，是电路设计的重要指标。除了器件工艺，算法的进步会影响系统数模变换的精度外，现实世界中众多干扰，噪声也是困扰数模电路性能的主要因素。 在数模混合电路设计当中，干扰源、干扰对象和干扰途径的辨别是分析数模混合设计...