一步一步搭建高质量UVM验证环境
关注
分享
扫一扫
文章平均质量分 54
本专栏将详细介绍UVM环境的搭建，充分考虑Bench的可重用性的灵活性。并且会分享一种自动创建UVM环境的脚本。
元直数字电路验证
天地本無心，生民自有命，往聖無絕學，萬世不太平。硅農，因bug而生，與bug為伴，以debug為生。
展开
-
[SoC]含有微处理器的IP的一种验证方案
前言在SoC中，经常会遇到一些含有微处理器（例如RISCV-PTG）的IP，对于这一类IP，我们应该怎么样快速搭建UVM环境并完成验证工作呢？本文将介绍一种可行的方案。我们将RTL分为2个view来验证，第一个view中，RISCV被Empty掉，用VIP来代替RISCV发指令。第二个View中用真实的RISCV，并loadbootcode和FW，模拟真实chip中的情形。.........原创 2022-07-25 19:34:10 · 828 阅读 · 0 评论 -
[UVM]UVM环境中的reset agent方案
UVM环境中的reset agent方案原创 2021-10-04 18:11:50 · 1018 阅读 · 4 评论 -
[UVM]UVM环境中的clock agent方案
UVM环境中的clock agent方案原创 2021-10-04 18:10:53 · 1492 阅读 · 2 评论 -
[SV]Interface的另类用法 --- bind interface in DUT
Interface的另类用法 --- bind interface in DUT一、harness interface(AXI4)interface axi4_if#(`AXI4_VIP_PARAMETER_DECLEAR)( //Global Signals input ACLK, input ARESTn, //Write Command Channel Signals inout [MAX_ID_WI原创 2021-10-02 08:27:25 · 3249 阅读 · 0 评论 -
[UVM]推荐的一个UVM环境文件架构
推荐的一个UVM环境文件架构一、文件夹verify verify/build verify/IPCRV verify/IPCRV/agent verify/IPCRV/env verify/IPCRV/file_list verify/IPCRV/ral_model verify/IPCRV/sva verify/IPCRV/top_module verify/IPCRV/vseq verify/testlist二、fil...原创 2021-01-28 19:32:31 · 1144 阅读 · 0 评论 -
[UVM]UVM环境搭建之 env
前言：通常我们会在env中例化agent，Create RAL Model，Get Interface，Create Configure Object，Connect PORT。通常ENV该怎么部署比较好？本文将做一个详细的介绍。...原创 2020-03-21 21:31:39 · 2279 阅读 · 0 评论 -
[UVM]UVM环境搭建之top module
前言：top module是整个UVM验证环境的最顶层，那么我们需要在top中做什么工作呢？本文将做一个详细的介绍。原创 2020-03-21 20:29:06 · 2988 阅读 · 0 评论 -
[DFT]Scan mode & ATPG
Scan mode & ATPG 前言：Testability用来表征一个manufactured design的quality。 将testability放在ASIC前端来做，成为DFT(Design For Test)，用可控(controllable)可观(ob...原创 2020-01-30 18:02:19 · 9652 阅读 · 0 评论