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gtkknd
这个作者很懒,什么都没留下…
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FPGA浮点数和定点数的相互转换
FPGA浮点数和定点数的相互转换https://blog.csdn.net/baidu_34971492/article/details/106659792转载 2020-08-25 13:43:51 · 2604 阅读 · 0 评论 -
FPGA 中的DDR 用户编程
https://blog.csdn.net/baidu_34971492/article/details/88025611转载 2020-08-25 11:05:56 · 957 阅读 · 0 评论 -
xilinx中的XADC
zynq 的内嵌了 XADC,可以用来采集电压;Temp:芯片温度VCCINT: 内部PL核心电压VCCAUX: 辅助PL电压VCCBram: PL BRAM电压VCCPInt: PS内部核心电压VCCPAux: PS辅助电压VCCDDR: DDR RAM的工作电压VREFP: XADC正参考电压VREFN: XADC负参考电压...原创 2020-08-23 12:18:46 · 1976 阅读 · 0 评论 -
fpga中浮点数转为定点数
原创 2020-08-11 15:45:27 · 826 阅读 · 0 评论 -
Fifo中Underflow信号的含义
FIFO已空或将要空时由FIFO的状态电路送出的一个信号,以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出(underflow)。原创 2020-08-06 18:42:53 · 2345 阅读 · 0 评论 -
fpga时序分析的一些基本概念
原创 2020-07-15 19:58:26 · 402 阅读 · 0 评论 -
verilog中判断上升沿和下降沿的程序
取一个信号的上升沿或下降沿信号,可以通过将信号delay后,然后将原信号和delay信号,通过不同的与非操作,获取上升沿信号或下降沿信号:阶段一:reg delay;// delay信号always @ ( posedge clk or negedge rstn )if( !rstn )delay <= 0;elsedelay <= orig;// orig是原信号wire pos_signal = orig...原创 2020-06-11 14:01:59 · 9987 阅读 · 0 评论 -
INTEL公司FPGA产品中EPCS的两种访问方法
原创 2019-10-20 21:54:24 · 504 阅读 · 0 评论 -
verilog原语udp中符号的意义
原创 2019-10-16 10:52:26 · 497 阅读 · 0 评论 -
verilog中的IO端口的理解
原创 2019-10-15 20:31:53 · 2089 阅读 · 0 评论 -
Verilog 阻塞/非阻塞用法 基础
两个要点:×在描述组合逻辑的always块中用阻塞赋值,则综合成组合逻辑的电路结构。×在描述时序逻辑的always块中用非阻塞赋值,则综合成时序逻辑的电路结构。为了更好地理解上述要点,我们需要对Verilog 语言中的阻塞赋值和非阻塞赋值的功能和执行时间上的差别有深入的了解。为了解释问题方便下面定义两个缩写字:RHS – 方程式右手方向的表达式或变量可分别缩写为: RHS表原创 2016-11-09 15:41:43 · 552 阅读 · 0 评论 -
基于CPLD和LVPECL门电路的脉宽可调窄脉冲信号发生器设计
超宽带无线通信技术是目前无线通信领域先进的通信技术之一,它利用极宽频带的超窄脉冲进行无线通信,在无载波脉冲体制雷达中被广泛应用,多年来一直被限定为军用技术。近年来,随着电子技术的飞速发展,在无线通信用户急增,频谱资源越来越稀缺,通信容量越来越大以及传输速率越来越来高的形势下,人们对超宽带技术的认识也更加清楚,它逐步转入民用阶段,用于实现高性能、低成本的无线通信系统。在20世纪60年代,时域电磁学研转载 2016-10-19 10:22:38 · 3410 阅读 · 2 评论 -
32个最热CPLD-FPGA论坛
32个最热CPLD-FPGA论坛推荐的书:《VERILOG 数字系统设计教程》夏宇闻 北京航空航天大学出版网站推荐:http://www.51eda.com/bbs/ http://www.edacn.net/http://www.altera.com/literature/lit-qts.jsp altera官方网站1. OPEN转载 2016-10-19 08:32:50 · 826 阅读 · 0 评论 -
TsetupThold扇入扇出
有个著名的笔试题,这样说道:时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min,该触发器的数据输出延时为Tco。组合逻辑电路最大延迟为T2max,最小为T2min。假设D1在前,D2去采样D1的数据(实际就是对图2的文字描述),问,触发器D2的建立时间T3和保持时间应满足什么条件。这里给出一个简易公式供大家死记一下,以下两个公式确定了D2的Tsetup和Thold:1)转载 2016-10-19 14:08:53 · 2089 阅读 · 0 评论 -
testbench中inout类型端口的处理方式
testbench中inout类型端口的处理方式 1推荐测试平台中需要声明与待测模块输入输出端口对应的变量。与输入端口相连接的变量定义为reg,与输出端口相连接的变量定义为wire。双向端口inout在测试中需要进行简单的处理。方法如下: 为双向端口设置中间变量inout_reg作为该inout的输出寄存,inout端口在转载 2016-11-09 11:05:38 · 7036 阅读 · 0 评论 -
Tsu,Tco,Th,Tpd的概念
Tsu,Tco,Th,Tpd的概念tsu : setup time, 定义输入数据讯号在 clock edge 多久前就需稳定提供的最大须求;以 正缘触发(positive edge trigger)的D flip-flop 来举例就是 D 要比 CLK 提前 tsu 时间以前就要准备好,此 flip-flop 就能于某特定之频率下正常工作.th : hold time,定转载 2016-11-07 11:02:43 · 3215 阅读 · 0 评论 -
Verilog中的REG和线网wire类型变量何时使用
原创 2019-08-26 16:43:36 · 1798 阅读 · 0 评论 -
FPGA时序约束
FPGA时序约束在给FPGA做逻辑综合和布局布线时,需要在工具中设定时序的约束。通常,在FPGA设计工具中都FPGA中包含有4种路径:从输入端口到寄存器,从寄存器到寄存器,从寄存器到输出,从输入到输出的纯组合逻辑。通常,需要对这几种路径分别进行约束,以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。(1)从输入端口到寄存器:这种路径的约束是为了让FPGA设计工具能够尽可转载 2016-11-07 10:54:29 · 1095 阅读 · 0 评论 -
状态机FSM的描述方法
FSM的描述方法在FPGA设计中,“有限状态机”(Finite State Machine,FSM)的描述方式主要有三种方式:一段式、两段式、三段式。一段式写法,整个状态机写到一个always块(进程)中。在该always块中,即描述了状态转移,又描述了状态的输入和输出。二段式写法,状态机用两个always块描述。在其中一个always块中,采用同步方式描述状态转移;在另外一个alwa转载 2016-10-19 14:33:58 · 2857 阅读 · 0 评论 -
altera公司的fpga管脚,只有弱上拉。没有弱下拉
. FPGA和DSP或者单片机通讯,如果FPGA的管脚用作输入,DSP的管脚用作输出,来控制相关逻辑,需要考虑DSP复位的时候,其管脚为输入,是高阻状态,可能或导致潜在问题,需要根据功能加上拉或者下拉.2.altera公司的fpga管脚,只有弱上拉。没有弱下拉.转载 2016-10-19 14:48:22 · 3748 阅读 · 1 评论 -
verilog 运算符
转载 2017-06-16 08:11:34 · 828 阅读 · 0 评论 -
testbech 和 源文件的接口
转载 2017-06-13 16:00:15 · 351 阅读 · 0 评论 -
输入输出 端口类型
转载 2017-06-14 18:59:45 · 1614 阅读 · 0 评论 -
状态机
转载 2017-06-14 20:24:09 · 235 阅读 · 0 评论 -
verilog的移位运算符
原创 2019-08-26 17:17:40 · 3585 阅读 · 0 评论 -
verilog的阻塞与非阻塞语句
原创 2019-08-27 14:03:16 · 271 阅读 · 0 评论 -
时序图符号
转载 2014-09-23 08:56:39 · 1721 阅读 · 0 评论 -
Inout双向端口信号处理方法
如果Data_inout不是高阻态,则用作输出,无法做输入的,否则两者岂不有了冲突?Inout端口信号做输入时,观察例子中的输出Data_out_t就应该是高阻态的.见许多问这个问题的,总结一下大家的贴子,希望能对大家有点用处,如果有不对的地方,欢迎指出.芯片外部引脚很多都使用Inout类型的,为的是节省管腿。就是一个端口同时做输入和输出。 Inout在具体实现转载 2016-11-06 17:52:57 · 1798 阅读 · 0 评论 -
fpga时序分析和slack(SOC) (Quartus II)
Abstract在分析timing時,在timing report中常會出現setup time slack與hold time slack,本文深入探討slack的意義。Introductionslack英文本身的意思是鬆弛,若setup time/hold time slack為正值,表示目前滿足setup time/hold time需求,並且還有多餘的時間,若slack為負值,转载 2016-10-15 20:27:10 · 8345 阅读 · 0 评论 -
FPGA的边沿检测
以前我曾一度傻乎乎的使用always @ (posedge signal)这样的代码去检测signal的上升沿,闹出了很多问题。当受实验室的一同学指教后,再也不会傻乎乎的这样干了。当然,你看完下文也不会这样干了。检测上升沿的原理:使用高频的时钟对信号进行采样,因此要实现上升沿检测,时钟频率至少要在信号最高频率的2倍以上,否则就可能出现漏检测。具体请参见下面代码转载 2016-10-09 22:26:24 · 425 阅读 · 0 评论 -
verilog经典三段式状态机设计实例(morre和mealy)
module moorefsm(clk,rst,a,z); input clk,rst; input a; output z; reg z; reg [3:0] currentstate,nextstate; parameter S0 = 4'b0000; parameter S1 = 4'b0001;转载 2016-09-16 19:15:36 · 48348 阅读 · 4 评论 -
状态机
转载 2016-09-16 11:53:15 · 344 阅读 · 0 评论 -
verilog 的model的输入输出黄金规则
verilog 的model的输入输出黄金规则转载 2016-09-16 10:54:17 · 1615 阅读 · 0 评论 -
epm3032 很小的Altera cpld 32个脚
epm3032 很小的Altera cpld 32个脚,这么小的CPLD 很有用啊原创 2014-10-20 21:12:47 · 4193 阅读 · 1 评论 -
lvds fpga接口干扰解决方法
一、系统介绍EMCCD相机由图像传感器、驱动电路、FPGA(Spartan-3)、LVDS接口和电源等组成。LVDS输出接口使用2片DS92LV1021,每片实现10bit并行数据到1路串行LVDS的转换(即串行调制,Ser),其中1片转换10bit图像数据,1片转换行(H)、场(V)同步,统一使用像素时钟(25MHz)调制,LVDS串行速率为25x10=250MHz。图像输入使用原创 2014-10-12 07:23:54 · 10580 阅读 · 0 评论 -
关于第五章的总结 FPGA Prototyping By Verilog Examples 技巧
这一章让我明白了一些以前没有真正理解的细节,真的还是需要去细细的把细节给弄清楚,多动手去写一些测试代码--这才是王道~~关于状态机,也是fpga用来控制大型系统的常用手段--·~所以关于fsm的写法,有一些类似于潜规则一样的东西~~~~同样类似于上一章的编程规则,先将存储器件的给挑出来,然后剩下的用组合逻辑给写出来。主要有两个定义Moore machine和Mealy mach转载 2014-08-27 11:23:01 · 1676 阅读 · 0 评论 -
fpga experialment share
FPGA牛人的经验分享这里我谈谈我的一些经验和大家分享,希望能对IC设计的新手有一定的帮助,能使得他们能少走一些弯路!在IC工业中有许多不同的领域,IC设计者的特征也会有些不同。在A领域的一个好的IC设计者也许会花很长时间去熟悉B领域的知识。在我们职业生涯的开始,我们应该问我们自己一些问题,我们想要成为怎样的IC设计者?消费?PC外围?通信?微处理器或DSP?等转载 2014-04-23 06:21:10 · 725 阅读 · 0 评论 -
Inout双向端口信号处理方法
Inout双向端口信号处理方法已有 88 次阅读2013-10-24 01:13 |系统分类:电测仪表如果Data_inout不是高阻态,则用作输出,无法做输入的,否则两者岂不有了冲突? Inout端口信号做输入时,观察例子中的输出Data_out_t就应该是高阻态的. 见许多问这个问题的,总结一下大家的贴子,希望能对大家有点用处,如果有不对的地方,欢迎转载 2013-11-24 14:05:08 · 1533 阅读 · 0 评论 -
tif格式文件用什么打开(如何打开怎么打开) tif是什么格式文件 ...
tif格式文件用什么打开(如何打开怎么打开) tif是什么格式文件 ...已有 64 次阅读2013-11-9 22:39 |系统分类:单片机| 如何三态门,是指逻辑门的输出除有高、低电平两种状态外,还有第三种状态——高阻状态的门电路。高阻态相当于隔断状态(电阻很大,相当于开路)。 三态门都有一个EN控制使能端,来控制门电路的通断。 可以具备这三种状态的器件就叫做三态(门,转载 2013-11-24 14:06:24 · 4530 阅读 · 0 评论 -
modelsim和debussy的配置
ModelSim是HDL仿真软件,Debussy是波形查看软件;搭配使用,相当爽配置篇1 安装、和谐软件。略。2 拷贝文件..\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novas.dll至文件夹..\modeltech_6.5\win32。3 取消文件..\modeltech_6.5\modelsim.ini的只读属性后,打转载 2013-10-28 15:09:12 · 4317 阅读 · 1 评论