取一个信号的上升沿或下降沿信号,可以通过将信号delay后,然后将原信号和delay信号,通过不同的与非操作,获取上升沿信号或下降沿信号:
阶段一:
reg delay; // delay信号
always @ ( posedge clk or negedge rstn )
if( !rstn )
delay <= 0;
else
delay <= orig; // orig是原信号
wire pos_signal = orig && ( ~delay ); // 原信号上升沿位置处产生的pulse信号
wire neg_signal = ( ~orig ) && delay; // 原信号下降沿位置处产生的pulse信号
阶段二:
上述操作会存在亚稳态问题,并且得到的上升沿信号pos_signal和下降沿信号neg_signal无法被原采样时钟clk采样。正确做法是,先将原信号用采样时钟delay 2次(打两拍),得到和采样时钟同时钟域的信号delay2,然后再按上述方法获取上升沿和下降沿信号,这时得到的上升沿或下降沿就可以被原采样时钟采样。
例句如下:
reg ori_signal;// 需取上升沿或下降沿的原信号
reg delay1;
reg delay2;
always @ ( posedge clk or negedge rstn )
if( !rstn )
delay1 <= 0;
else
d