叮咯咙咚呛36的博客

原创 《通信原理基础》学习笔记（3）

信号与频谱

原创 《通信原理基础》学习笔记（2-2）

1、常见函数2、傅里叶变换及频谱

原创 《通信原理基础》学习笔记（2）

1、直流分量与交流分量2、功率与幅度3、分贝值

原创 《通信原理基础》学习笔记（1）

转载自某视频教程，如有需要视频或有侵权异议，请留言。

原创 一个IC DESIGNER的进阶之路（1）

• IC工程师的职责是什么？——IC工程师的职责就是按期Tape Out质量合格的芯片• IC工程师的特质是什么？——如临深渊，如履薄冰，战战兢兢，小心翼翼——剔除所有侥幸心理——具体体现为：       在一个新的技术被反复证明有效之前，选择稳妥的方法；       工作前几年，完全按照公司规范来做，让别人分不清是你写的还是别人写的；tapeout，也称tape-out，是半导体行业，或者说是集...

原创 IC 芯片设计（8）

勉励准备进入数字IC设计行业的自己，天道酬勤！

原创 IC 芯片设计（7）

CDC（clock domain crossing）DVFSDVFS 即动态电压频率调整，动态技术则是根据芯片所运行的应用程序对计算能力的不同需要，动态调节芯片的运行频率和电压(对于同一芯片，频率越高，需要的电压也越高)，从而达到节能的目的。DPS动态功耗调节(DPS)：DPS就是一个在需要时启用电子元件、在不需要时禁用电子元件的动态过程...

转载 什么是良好的Verilog代码风格？

http://kellen.wang/zh/blog/2015/03/03/what-is-good-verilog-coding-style/1. 前言前段时间在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，无法与大家直接分享这份文档，但是文档中的大部分规范都是我自己长期总结出来的，在这里也与大家分享一下。2. 代码示范为求直观，首先贴上一份示范代码，然后我再...

原创 IC 芯片设计（6）

电路基础1、为什么要有时序逻辑？而不全是组合逻辑？2、verilog coding style时序逻辑：非阻塞赋值，可以没有else，无else会默认保持组合逻辑：阻塞赋值，不能够没有else，会有latch如果有写错，可能会报一些奇葩的error、warning3、在一个always中，一般不允许同时posedge clk or negedage clk     如果分开， 两个always，按...

转载 数字IC设计工程师的知识结构（转载学习）

I. 技能清单作为一个真正合格的数字IC设计工程师，你永远都需要去不断学习更加先进的知识和技术。因此，这里列出来的技能永远都不会是完整的。我尽量每年都对这个列表进行一次更新。如果你觉得这个清单不全面，可以在本文下留言，我会尽可能把它补充完整。语言类Verilog-2001/ VHDLSystemVerilog/ SystemCMakefile/ Perl/ Python/ ShellTcl工具类N...

原创 IC 芯片设计（5）

SOC中断机制1、中断意义：指示状态变化，提高CPU的工作效率2、中断类型：边沿中断、电平中断3、中断分级：一级中断、二级中断4、多中断模式：中断优先级、中断嵌套5、中断处理：堆栈管理、中断清除、中断屏蔽、中断服务程序6、中断控制器：重中之重SOC-DMA1、DMA意义：数据搬移、提高CPU工作效率2、DMA位置：系统集成、模块内嵌3、DMA类型：单段搬移、链表式（Scatter-gather）4...

原创 IC 芯片设计（4）

原创 IC 芯片设计（3）

SOC数据访问、控制访问和总线仲裁总线仲裁的两大因素：带宽bandwidth和延迟 latency       e.g.  GPU需求大带宽、CPU和UI接口需求低延迟仲裁机制：       固定优先级的仲裁：低优先级的会被饿死       循环式优先级：机会均等，但是未考虑带宽和延迟的因素       加权循环式优先级：带加权系数       随机性的仲裁：。。。。。。...

转载 跨时钟域信号传输（二）——数据信号篇

PS：转载请标明出处 http://www.cnblogs.com/IClearner/；本文如有错误，欢迎留言更正。因为学习了其他方面的知识，耽搁了更新。今天我们就聊聊跨时钟域中的数据信号传输的问题。主要内容预览：　　 ·使用握手信号进行跨时钟域的数据传输　　·FIFO的介绍　　·在进行FIFO的RTL设计前的问题　　·FIFO的RTL设计(与仿真测试)　　·跨时钟域中的数据信号传输总结 一、使...

转载 跨时钟域信号传输（一）——控制信号篇

PS：转载请标明出处：http://www.cnblogs.com/IClearner/p/6485389.html ；文章有错请评论留言；谢谢。　　最近我整理了一下跨时钟域设计的一些知识，一方面这与亚稳态有关系，承接前面讲到的内容，一方面当做复习吧。主要内容主要是是围绕跨时钟域展开的，主要内容概览：　　　　·跨时钟域与亚稳态　　　　·跨同步时钟的控制信号传输　　　　·时钟同源，周期之间非整数倍的...

转载 IC 芯片设计（2）

http://blog.csdn.net/qq_30953277/article/details/52174482代码覆盖率常见的几种方式浅谈在做单元测试时，代码覆盖率常常被拿来作为衡量测试好坏的指标，甚至，用代码覆盖率来考核测试任务完成情况，比如，代码覆盖率必须达到80％或 90％。于是乎，测试人员费尽心思设计案例覆盖代码。用代码覆盖率来衡量，有利也有有弊。本文我们就代码覆盖率展开讨论，也欢迎同...

原创 FPGA spi全双工 MISO输出

近日，在调试STM32（主）-FPGA（从） SPI主从模式数据传输中，因没有理解SPI时序，出现STM32接收MISO管脚的数据存在重复、误码等现象，现将正确的FPGA侧代码留存，以供参考 ...

原创 IC 芯片设计（1）

原创 system verilog 学习 （一）

一般情况下，编写代码时如能按照以下8条原则就可以避免90%-100%由Verilog代码引起的冒险竞争现象：1）时序逻辑----使用非阻塞赋值2）锁存器----使用非阻塞赋值3）用always块生成的组合逻辑----用阻塞赋值4）在同一个always块中既有时序逻辑又有组合逻辑---   用非阻塞赋值5）在同一个always块中不要既用阻塞赋值又用非阻塞赋值6）不要在一个以上的always块中对同...

原创 记一次FPGA面试记录，用于自省

记录这次奇葩的面试记录，以警醒自己，遇人遇事，需要保持平和的心态。前因：处于求职的阶段，接到一“专注FPGA验证 ****只为更好服务芯片领域”的副总电话，“想约你见面谈一下”，“1.ASIC 验证平台 仿真加速器 2.视频编解码技术另外我们还有另外一块业务，做高性能区块链技术”经过1：历时2小时，18:00到该司（副总之前说技术一般到八九点，那么晚么问题。。。反感+1），副总叫来技术主管，告诉他...