一、概述
1、计算机的五大部件：运算器、控制器、存储器、输入设备、输出设备。
2、CPU：运算器、控制器。
3、主机：运算器、控制器、主存（内存）。
4、存储器：主存（内存）、辅存（外存）。
5、I/O设备：输入设备、输出设备。
二、CPU：
2.1、运算器：
① 算术逻辑单元ALU：数据的算术运算和逻辑运算；
② 累加寄存器AC：通用寄存器，为ALU提供一个工作区，用来暂存数据；
③ 数据缓冲寄存器DR：写内存时，暂存指令或数据；
④ 状态条件寄存器PSW：存状态标志与控制标志。
2.2、控制器：
① 程序计数器PC：存储下一条要执行指令的地址；
② 指令寄存器IR：存储即将执行的指令；
③ 指令译码器ID：对指令中的操作码字段进行分析解释；
④ 地址寄存器AR：用来保存当前CPU所访问的内存单元的地址。
⑤时序部件：提供时序控制信号。
2.3、指令：操作码字段OP + 操作数地址码字段Addr
一条指令的执行步骤：
取指：程序计数器PC→地址寄存器AR→存储器M→数据寄存器DR→指令寄存器IR
分析：操作码→指令译码器ID→CU控制器
执行：地址码→地址寄存器AR→存储器M→数据缓冲寄存器DR→累加寄存器AC
2.4、真题
2.4.1、CPU执行算术运算或者逻辑运算时，常将源操作数和结果暂存在（ ）中。
A. 程序计数器 (PC) B. 累加器 (AC)
C. 指令寄存器 (IR) D. 状态寄存器（PSW）
2.4.2、执行CPU指令时，在一个指令周期的过程中，首先需从内存读取要执行的指令，此时先要
将指令的地址即（ ）的内容送到 地址总线上。
A．指令寄存器（IR） B．通用寄存器（GR）
C．程序计数器（PC） D．状态寄存器（PSW）
三、主存
3.1、存储器的基本单位是存储单元， 一般以8位二进制为一个存储单元。每个存储单元都有一个
地址， 一般用十六进制 数表示。
3.2、数据总线：一次处理n位的数据，则数据总线的长度为n。n的位数为一个字的长度。
3.3、地址总线：假如需要n位二进制数来表示所有的地址，则地址总线的个数为n。
3.4、真题
3.4.1、内存按字节编址，地址从A4000H到CBFFFH，共有（1）个字节。若 用存储容量为
32K×8bit的存储芯片构成该内存，至少需要（2）片。
（1）A. 80K B. 96K C. 160K D. 192K
（2）A. 2 B. 5 C. 8 D. 10
3.4.2、内存按字节编址，利用8K×4bit的存储器芯片构成84000H到8FFFFH的内存，共需（ ）
片。
A. 6 B. 8 C. 12 D. 24
四、存储器
4.1、分类：
4.1.1、按照所处位置分类：
内存（主存）：CPU当前使用的指令和数据
外存（辅存）：存放后备程序和数据
4.1.2、按照构成材料分类：
半导体存储器：
静态存储器：双稳态触发器
动态存储器：依靠电容上的电荷存储信息，主存
磁存储器：利用磁性材料两种不同的状态长期保存信息，外存
光存储器：利用光斑、晶像的变化表示信息，外存
4.1.3、按照工作方式分类：
读/写存储器：RAM
只读存储器：
固定只读存储器ROM：用户不能写数据
可编程的只读存储器PROM：用户可写入一次
可擦除可编程的只读存储器EPROM：可多次编程，紫外线擦除
电擦除可编程的只读存储器EEPROM：可多次编程，电擦除
闪存：接近EEPROM，U盘
4.1.3、按照访问方式分类：
按地址访问的存储器：主存
按内容访问的存储器：Cache
4.1.4、按照寻址方式分类：
随机存储器RAM：按地址访问存储器的任一单元，主存
顺序存储器SAM：访问时按顺序查找目标地址，磁带
直接存储器DAM：按照数据块所在位置访问，磁盘
相联存储器：按照内容进行访问，Cache
4.2、对比
容量：寄存器 < Cache < 主存 < 磁盘
速度：寄存器 > Cache > 主存 > 磁盘
价格：寄存器 > Cache > 主存 > 磁盘
4.2、真题
4.2.1、计算机系统中，（1）方式是根据所访问的内容来决定要访问的存储单元，常用在（2）存
储器中。
（1）A. 顺序存取 B. 直接存取 C.随机存取 D.相联存取
（2）A. DRAM B. Cache C.EEPROM D. CD-ROM
五、校验码
5.1、校验码的原因：信息保存在电容中，如遇电磁环境干扰，会导致电容的充放电或触发器的翻
转，存在存储器的信息可能会出错。
5.2、码距与检错纠错：一个编码系统的码距就是整个编码系统中任意(所有)两个码字的最小距离。
若一个编码系统有四种编码分别为：0000，0011，1100，1111，此编码系统中0000与1111的
码距为4；0000与0011的码距为2，是此编码系统的最小码距。因此该编码系统的码距为2。
①在一个码组内为了检测e个误码，要求最小码距应该满足： d>=e+1
②在一个码组内为了纠正t个误码，要求最小码距应该满足： d>=2t+1
③同时纠错检错：d>=e+t+1
5.3、假如我们现在要对A，B两个字母进行编码。我们可以选用不同长度的编码，以产生不同码距
的编码，分析它们的检错纠错能力。
5.3.1、若用1位长度的二进制编码。若A=0，B=1。这样A，B之间的最小码距为1。
合法码：{0,1｝；非法码：{0,1｝；
5.3.2、若用2位长度的二进制编码，可选用11，00作为合法编码，也可以选用01，10作为合法编
码。若以A=00，B=11为例，A、B之间的最小码距为2。
合法码：{11,00｝；非法码：{10,01｝；
5.3.3、若用3位长度的二进制编码，可选用111，000作为合法编码。A，B之间的最小码距为3。
合法码：{111,000｝；非法码：{001,010,011,100,101,110｝；
5.4、奇偶校验：
00100011 偶校验：100100011 奇校验：000100011
以偶校验为例：假设100100011，有一位出错→100100010
假设100100011，有二位出错→100100000
缺点：只能发现奇数个位出错的情况。
5.5、海明码：奇偶校验、分组校验
00100011 偶校验：100100011 分组校验：10010 00011
例如：现有 1 2 3 4 5 6 7，分成3组，每组有1位校验位，共包括4位数据位。
3组：P1：1 3 5 7，P2：2 3 6 7，P3：4 5 6 7，1 2 4是校验位，2的n次方。
| P3 | P2 | P1 | 错误位置 |
| 0 | 0 | 0 | 无错误 |
| 0 | 0 | 1 | 1（001） |
| 0 | 1 | 0 | 2（010） |
| 0 | 1 | 1 | 3（011） |
| 1 | 0 | 0 | 4（100） |
| 1 | 0 | 1 | 5（101） |
| 1 | 1 | 0 | 6（110） |
| 1 | 1 | 1 | 7（111） |
5.5.1、分组的方式：
第一组：XXXX1（第一位1）：1:001，3:011，5:101，7:111
第二组：XXX1X（第二位1）：2:010，3:011，6:110，7:111
第三组：XX1XX（第三位1）：4:100，5:101，6:110，7:111
第四组：X1XXX（第四位1）
5.5.2、海明码的校验码的位置必须是在2^n位置（n从0开始，分别代表从右边数起分别是第1、2、
4、8、16……），信息码也就是在非2^n位置。设数据位是n位，校验位是k位，则n和k必须
满足以下关系：2^k >= n + k + 1 或 2^k - 1 >= n + k
5.5.3、例如：求0101按“偶校验”配置的海明码。
解析：n=4，根据 2^k >= n+k+1，得k=3（符合题意的最小k值）
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 信息位 |
| 1 | 0 | 1 | r4 | 0 | r2 | r1 | 校验位 |
解法一：
第一组：信息位1 3 5 7，校验位r1 0 1 1，根据“偶校验”（1的个数是偶数），则r1为0；
第二组：信息位2 3 6 7，校验位r2 0 0 1，根据“偶校验”（1的个数是偶数），则r2为1；
第三组：信息位4 5 6 7，校验位r4 1 0 1，根据“偶校验”（1的个数是偶数），则r4为0；
解法二：
第一组：信息位1 3 5 7，r1=3⊕5⊕7=0（异或运算，相同为0，不同为1）
第二组：信息位2 3 6 7，r2=3⊕6⊕7=1
第三组：信息位4 5 6 7，r4=5⊕6⊕7=0
故，0101的海明码为0100101。
5.6、真题
5.6.1、海明码是一种纠错码，其方法是为需要校验的数据位增加若干校验位，使得校验位的值决
定于某些被校位的数据，当被校数据出错时，可根据校验位的值的变化找到出错位，从而纠
正错误。对于 32 位的数据，至少需要加 （ 1 ）个校验位才能构成海明码。
A. 3 B. 4 C. 5 D. 6
5.7、CRC循环冗余校验码
例：采用CRC进行差错校验，生成多项式为G(X)=X^4+X+1，信息码字为10111，则计算出的
CRC校验码是（ ）。
A. 0000 B. 0100 C. 0010 D. 1100
解题步骤：
（1）化解多项式为10011：
G(X)=X^4+X+1 --(用2代替X)--> 2^4+2^1+2^0
--(补齐算式中间空缺的2^3和2^2)--> 2^4+2^3+2^2+2^1+2^0
--(2^4和2^1和2^0是原本就有的，故为1；2^3和2^2是补充的，故为0)--> 1 0 0 1 1
（2）信息码加0做模二除运算（不进位加法 或叫 异或运算）：
被除数（信息码10111），多项式的最高次方是4，则加4个0，故被除数为10111000；
除数（多项式化解的10011）；
10111000 / 10011 = 10100……1100
（3）得到的余数即为校验码：
最终的信息位+校验位为：10111 1100
5.8、真题
5.8.1、若信息码字为111000110，生成多项式G(X)=X5+X3+X+1，则计算出的CRC校验码为()。
A. 01101 B. 11001 C. 001101 D. 01100
六、指令
6.1、指令周期：取出（解释）并执行一条指令所需的全部时间。
完成一条指令（一个指令周期）可以分为：取指周期、分析周期、执行周期。
6.2、指令执行方式：
6.2.1、顺序方式。各条机器指令之间顺序串行地执行，执行完一条指令后才取下一条指令。缺
点是速度慢，机器各部件利用率低。
6.2.2、重叠方式。在解释第K条指令的操作完成之前就可以开始解释第K+1条指令。
6.2.3、流水方式。指令步骤的并行、提高处理器执行指令的效率。假设使用流水线将指令流的
处理过程划分为取指、分析、执行三个并行处理的过程段。在这个流水线中，处理器有三个
操作部件， 同时对这三条指令进行加工，加快了程序的执行速度。几乎所有的高性能计算机
都采用了指令流水线。
6.3、流水线周期：执行时间最长的一段：Δt。
流水线建立时间：取指周期+分析周期+执行周期 = t1+t2+...+tk
公式：① 理论公式：(t1+t2+...+tk) + (n-1) * △t
② 实践公式：(k+n-1)* Δt，分为k部分
例如：若流水线把一条指令分为取指、分析和执行三个部分，三部分的时间分别是取指2ns，
分析2ns，执行1ns。那么流水线周期是多少？100条指令全部执行完毕需要的时间是多少？
解析：取指2ns，分析2ns，执行1ns，最大为2ns，则流水线周期(△t) = 2ns。
① 理论公式：（t1+t2+...+tk）+（n-1）* Δt=（2+2+1）+（100-1） *2=203
② 实践公式：（k+n-1）* Δt=（3+100-1）*2=204
6.4、流水线的吞吐率和最大吞吐率：吞吐率是指单位内流水线处理机流出的结果数。对指令而
言，就是单位时间内执行的指令数。
TP = 指令条数 / 流水线执行时间
TPmax = 1 / Δt
6.5、流水线加速比：S = 不使用流水线执行时间（顺序方式） / 使用流水线执行时间
6.6、真题
6.6.1、某计算机系统采用 5 级流水线结构执行指令，设每条指令的执行由取指令(2Δt)、分析指令
(1Δt)、取操作数(3Δt)、运算(1Δt )和写回结果(2Δt) 组成，并分别用5个子部件完成，该流水线
的最大吞吐率为（1）；若连续向流水线输入10条指令，则该流水线的加速比为（2）。
（1）A. 1/9Δt B. 1/3Δt C. 1/2Δt D. 1/1Δt
（2）A.1:10 B. 2:1 C. 5:2 D. 3:1
七、高速缓冲存储器Cache
7.1、解决CPU和主存之间的速度差异，避免CPU“空等”现象。
局部性原理： 时间局部性、空间局部性
7.2、Cache的映像方法
7.2.1、直接映像。直接映像方式的优点是地址变换很简单，缺点是不灵活，块冲突率高。
7.2.2、全相联映像。位置不受限制，十分灵活。其主要缺点是无法从主存块号中直接获得Cache的
块号，变换比较复杂，速度比较慢。
7.2.3、组相联映像。距离CPU较近位置可以采用直接映像或者组相联映像；距离CPU较远的可以
采用全相联映像。
7.3、Cache的性能：
CPU在访问内存时，首先判断所要访问的内容是否在Cache中，如果在，就称为“命中”，此时
CPU直接从Cache中调用该内容；否则，就称为 “不命中”，CPU只好去内存中调用所需的子
程序或指令了。CPU不但可以直接从Cache中读出内容，也可以直接往其中写入内容。由于
Cache的存取速率相当快，使得CPU的利用率大大提高，进而使整个系统的性能得以提升。
如果以Hc为代表对Cache的访问命中率，tc为Cache的存取时间，tm为主存的访问时间，则
Cache的平均访问时间ta为 : ta=Hc*tc+(1-Hc)*tm
7.4、写策略：因为Cache的内容是部分主存内容的副本，应该与主存内容保持一致。而CPU对
cache的写入更改了Cache内容，如何与主存内容保持一致就有几种写操作工作方式可供选
择，统称为写策略。
7.4.1、写回法（write--back）：当CPU对Cache写命中时，只修改cache的内容不立即写入主存，
只当此行被换出时才写回主存。这种策略使Cache在CPU－主存之间，不仅在读方向而且在
写方向上都起到高速缓存作用。
7.4.2、写直达法（write--through）：又称全写法，写透。是当Cache写命中时，cache与主存同时
发生写修改。
7.4.3、标记法：数据进入Cache后，有效位置1，当cpu对该数据修改时，数据只写入主存并将该
有效位置0。要从Cache中读取数据时要测试其有效位，若为1则直接从Cache中取数，否则从
主存中取数。
7.5、Cache替换算法
7.5.1、随机算法。这是最简单的替换算法。随机法完全不管Cache块过去、现在及将来的使用情
况，简单地根据一个随机数，选择一块替换掉。
7.5.2、先进先出（First In and First Out，FIFO）算法。按调入Cache的先后决定淘汰的顺序，即
在需要更新时，将最先进入Cache的块作为被替换的块。这种方法要求为每块做一记录，记下
它们进入Cache的先后次序。这种方法容易实现，而且系统开销小。其缺点是可能会把一些需
要经常使用的程序块（如循环程序）替换掉。
7.5.3、近期最少使用（Least Recently Used，LRU）算法。LRU算法是把CPU近期最少使用的块
作为被替换的块。这种替换方法需要随时记录Cache中各块的使用情况，以便确定哪个块是近
期最少使用的块。LRU算法相对合理，但实现起来比较复杂，系统开销较大。通常需要对每
一块设置一个称为“年龄计数器”的硬件或软件计数器，用以记录其被使用的情况。
7.5.4、最不经常使用页置换(Least Frequently Used，LFU)算法。要求在页置换时置换引用计数最
小的页，因为经常使用的页应该有一个较大的引用次数。但是有些页在开始时使用次数很多,
但以后就不再使用，这类页将会长时间留在内存中，因此可以将引用计数寄存器定时右移一
位，形成指数衰减的平均使用次数。LFU的复杂度以及计数器规模都比LRU大，LRU只关注近
期访问情况，而LFU会统计累计访问次数作为淘汰的依据。该算法计数器位数多，实现困难。
八、磁盘存储器
8.1、常用的外存有磁带存储器、硬盘存储器、磁盘阵列和光盘存储器。磁盘标称的容量是格式化
容量，计算公式如下： 存储容量=n×t×s×b。其中：n为保存数据的总记录面数， t为每面磁道数，s
为每道的扇区数， b为每个扇区存储的字节数。硬盘存取时间： 寻道时间+等待时间+读/写时间。
其中读/写时间可忽略不计，平均寻道时间+平均等待时间。
8.2、真题
8.2.1、●在磁盘上存储数据的排列方式会影响 I/O 服务的总时间。假设每磁道划分成 10 个物理
块，每块存放 1 个逻辑记录。逻辑记录 RI.R2， ...， RI0存放在同一个磁道上， 记录的安排顺序
如下表所示;
| 物理块 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 |
| 逻辑记录 | R1 | R2 | R3 | R4 | R5 | R6 | R7 | R8 | R9 | R10 |
假定磁盘的旋转速度为 30ms/周，磁头当前处在 R1 的开始处。若系统顺序处理这些记录，使用单
缓冲区，每个记录处理时间为 6ms，则处理这10 个记录的最长时间为 (1) ;若对信息存储进行优化
分布后，处理 10 个 记录的最少时间为(2)_.
(1)A.189ms B.208ms C.289ms D.306ms
(2)A.60 ms B.90 ms C. l09ms D. 180ms
8.2.2、在磁盘调度管理中，应先进行移臂调度，再进行旋转调度。假设磁盘移动臂位于21号柱面
上，进程的请求序列如下表所示。如果采用最短移臂调度算法，那么系统的响应序列应为（ ）。
| 请求序列 | 柱面号 | 磁头号 | 扇区号 |
| ① | 17 | 8 | 9 |
| ② | 23 | 6 | 3 |
| ③ | 23 | 9 | 6 |
| ④ | 32 | 10 | 5 |
| ⑤ | 17 | 8 | 4 |
| ⑥ | 32 | 3 | 10 |
| ⑦ | 17 | 7 | 9 |
| ⑧ | 23 | 10 | 4 |
| ⑨ | 38 | 10 | 8 |
A. ②⑧③④⑤①⑦⑥⑨ B. ②③⑧④⑥⑨①⑤⑦ C. ①②③④⑤⑥⑦⑧⑨ D. ②⑧③⑤⑦①④⑥
九、计算机系统结构的分类
9.1、Flynn 分类：1966年，Michael．J．Flynn 提出根据指令流、数据流的多倍性特征对计算机系
统进行分类（通常称为 Flynn 分类法），有关定义如下。
（1）指令流：指机器执行的指令序列；
（2）数据流：指由指令流调用的数据序列，包括输入数据和中间结果，但不包括输出数据。
9.2、Flynn根据不同的指令流-数据流组织方式，把计算机系统分成以下四类。
（1）单指令流单数据流（Single Instruction stream and Single Data stream，SISD）：SISD 其实就是传统的顺序执行的单处理器计算机，其指令部件每次只对一条指令进行译码，并只对一个操作部件分配数据。
（2）单指令流多数据流（Single Instruction stream and Multiple Data stream，SIMD）： SIMD 以并行处理机（矩阵处理机）为代表，并行处理机包括多个重复的处理单元，由单一指令部件控制，按照同一指令流的要求为它们分配各自所需的不同数据。
（3）多指令流单数据流（Multiple Instruction stream and Single Data stream，MISD）： MISD 具有n个处理单元，按 n 条不同指令的要求对同一数据流及其中间结果进行不同的处理。一个处理单元的输出又作为另一个处理单元的输入。这类系统实际上很少见到。
（4）多指令流多数据流（Multiple Instruction stream and Multiple Data stream，MIMD）： MIMD 是指能实现作业、任务、指令等各级全面并行的多机系统。如多核处理器、多处理机属于 MIMD。
9.3、复杂指令系统CISC的特点：
（1）指令数量众多。指令系统拥有大量的指令，通常有 100～250 条。
（2）指令使用频率相差悬殊。最常使用的是一些比较简单的指令，仅占指令总数的20%，但在程序中出现的频率却占80%。而大部分复杂指令却很少使用。
（3）支持很多种寻址方式。支持的寻址方式通常为 5～20 种。
（4）变长的指令。指令长度不是固定的，变长的指令增加指令译码电路的复杂性。
（5）指令可以对主存单元中的数据直接进行处理。典型的 CISC 通常都有指令能够直接对主存单元中的数据进行处理，其执行速度较慢。
（6）以微程序控制为主。CISC 的指令系统很复杂，难以用硬布线逻辑（组合逻辑）电路实现控制器，通常采用微程序控制。
9.4、精简指令系统RISC的特点：
（1）指令数量少。优先选取使用频率最高的一些简单指令和一些常用指令，避免使用复杂指令。只提供了 LOAD（从存储器中读数）和 STORE（把数据写入存储器）两条指令对存储器操作，其余所有的操作都在 CPU 的寄存器之间进行。
（2）指令的寻址方式少。通常只支持寄存器寻址方式、立即数寻址方式和相对寻址方式.
（3）指令长度固定，指令格式种类少。因为 RISC 指令数量少、格式少、相对简单，其指令长度固定，指令之间各字段的划分比较一致，译码相对容易。
（4）以硬布线逻辑控制为主。为了提高操作的执行速度，通常采用硬布线逻辑（组合逻辑）来构建控制器。
（5）单周期指令执行，采用流水线技术。因为简化了指令系统，很容易利用流水线技术，使得大部分指令都能在一个机器周期内完成。少数指令可能会需要多周期，例如， LOAD/STORE 指令因为需要访问存储器，其执行时间就会长一些。
（6）优化的编译器：RISC 的精简指令集使编译工作简单化。因为指令长度固定、格式少、寻址方式少，编译时不必在具有相似功能的许多指令中进行选择，也不必为寻址方式的选择而费心，同时易于实现优化，从而可以生成高效率执行的机器代码。
（7）CPU 中的通用寄存器数量多，一般在 32 个以上，有的可达上千个。
9.5、真题
9.5.1、RISC(精简指令系统计算机）的特点不包括：（ ）。
A．指令长度固定，指令种类尽量少 B.寻址方式尽量丰富，指令功能尽可能强
C.增加寄存器数目，以减少访存次数 D.用硬布线电路实现指令解码，以尽快完成指令译码
十、总线
10.1、总线是一组能为多个部件分时共享的公共信息传送线路。
10.2、按总线相对于 CPU 或其他芯片的位置可分为内部总线和外部总线两种。
按总线功能来划分，又可分为地址总线、数据总线、控制总线三类，地址总线用来传送地址信息，数据总线用来传送数据信息，控制总线用来传送各种控制信号。
按照总线中数据线的多少，可分为并行总线和串行总线。
| 名称 | 数据线 | 特点 | 应用 |
| 并行总线 | 多条双向数据线 | 有传输延迟，适合近距离连接 | 系统总线 （计算机各部件） |
| 串行总线 | 一条双向数据线或两条单向数据线 | 速率不高，但适合长距离连接 | 通信总线 （计算机之间或 计算机与其他系统间) |
10.3、真题
10.3.1、下列说法中正确的是（）。
A．半双工总线只在一个方向上传输信息，全双工总线可在两个方向上轮流传输信息
B．半双工总线只在一个方向上传输信息，全双工总线可在两个方向上同时传输信息
C．半双工总线可在两个方向上轮流传输信息，全双工总线可在两个方向上同时传输信息
D．半双工总线可在两个方向上同时传输信息，全双工总线可在两个方向上轮流传输信息
十一、磁盘阵列
11.1、RAID 0（无冗余和无校验的数据分块）代表了所有RAID级别中最高的存储性能。RAID 0提高存储性能的原理是把连续的数据分散到多个磁盘上存取，这样，系统有数据请求就可以被多个磁盘并行的执行，每个磁盘执行属于它自己的那部分数据请求。这种数据上的并行操作可以充分利用总线的带宽，显著提高磁盘整体存取性能。
11.2、RAID 1（磁盘镜像阵列） RAID 1 称为镜像，它将数据完全一致地分别写到工作磁盘和镜像磁盘，磁盘空间利用率为50%。
11.3、RAID 2（采用纠错海明码的磁盘阵列）：采用了海明码纠错技术，用户需增加校验盘来提供 单纠错和双验错功能。对数据的访问涉及阵列中的每一个盘。大量数据传输时I/O性能较高，但不利于小批量数据传输。实际应用中很少使用。
11.4、RAID 3和RAID 4（采用奇偶校验码的磁盘阵列）：把奇偶校验码存放在一个独立的校验盘上。如果有一个盘失效，其上的数据可以通过对其他盘上的数据进行异或运算得到。读数据很快，但因为写入数据时要计算校验位，速度较慢。RAID 3采用位交叉奇偶校验，RAID 4采用块交叉奇偶校验码。RAID 3适用于大型文件且I/O需求不频繁的应用，RAID 4适用于大型文件的读取。
11.5、RAID 5（无独立校验盘的奇偶校验码的磁盘阵列）：无独立校验盘，校验信息分布在组内所有盘上，对于大批量和小批量数据的读写性能都很好，适用于I/O需求频繁的应用。当有N块阵列盘时，用户空间为N-1块盘容量。
11.6、RAID 6（独立的数据硬盘与两个独立的分布式校验方案）：RAID 6技术是在RAID 5基础上，为了进一步加强数据保护而设计的一种RAID方式，实际上是一种扩展RAID 5等级。当有N块阵列盘时，用户空间为N-2块盘容量。
11.7、RAID 7（最优化的异步高I/O速率和高数据传输率）：RAID 7完全可以理解为一个独立存储计算机，它自身带有操作系统和管理工具，完全可以独立运行。
11.8、RAID 10（最可靠与高性能）：RAID 1+0 也被称为RAID 10标准，实际是将RAID 1和RAID 0标准结合的产物。RAID 1是一个冗余的备份阵列，而RAID 0负责数据读写的阵列。由于利用了RAID 0极高的读写效率和RAID 1较高的数据保护和恢复能力，使RAID 10成为了一种性价比较高的等级。
11.9、真题
11.9.1、● 假如有3块容量是80G的硬盘做RAID 5阵列，则这个RAID 5的容量是（1）；而如果有2块80G的盘和1块40G的盘，此时RAID 5的容量是（2）。
（1）A．240G B．160G C．80G D．40G
（2）A．40G B．80G C．160G D．200
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