hang_zz的博客

原创 SD卡相关时序

SD卡初始化：

原创 SD卡常用的命令（不含文件管理系统的纯FPGA_SPI）

R3，5个字节，第一个字节为R1；R7,5个字节，第一个字节为R1；R1，1个字节，高电平有效；

原创 相机标定（张正友）

其中，相机坐标系的 轴与光轴重合，且垂直于图像坐标系平面并通过图像坐标系的原点，相机坐标系与图像坐标系之间的距离为焦距f（也即图像坐标系原点与焦点重合）。通常使用(∞,∞)表示笛卡尔坐标系下的无穷远的点，所以在笛卡尔坐标系中无穷远的点是没有定义的。在相机上建立的坐标系，为了从相机的角度描述物体位置而定义，作为沟通世界坐标系和图像/像素坐标系的中间一环。相机坐标系： Xc、Yc、Zc。图像坐标系：x、y。4、根据图像坐标系的原点与每个像素点在图像坐标系中对应的尺寸，实现从实际图像坐标系到像素坐标系的转换。

原创 HDMI显示（FPGA）

原创 FPGA（UART）

UART（universal asynchronous receiver-tranimitter,通用异步收发传输器）:在发送数据时，将并行数据转换成串行数据来传输，在接受数据时将接收到的串行数据转换成并行数据。波特率：要求设备一秒钟能够发送或接收的比特位数；RS485能够实现通信网络。

原创 FPGA(FIFO,IP核)

FIFO（First In First Out,对数据的存储具有先进先出特性的一个缓存器）：常被用于数据的缓存,或者高速异步数据的交互也即所谓的。与RAM不同，FIFO不是依靠地址来读写数据的。FIFO里面如果没有数据的话，空信号会拉高。

原创 FPGA（RAM,IP核）

RAM（Random Access Memory,随机访问存储器）：可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度由时钟频率决定。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。SRAM(静态随机存储器)：数据不需要动态刷新来保存，读写速度很快，价格昂贵；1、单端口RAM：只有一组端口，读写数据不能同时进行，共用数据通道；2、伪双端口RAM：有两组端口，一组只能用来写，一组只能用来读；3、真双端口RAM：有两组端口，两组端口都可以用来读和写。

原创 数模（回归分析）

回归分析是研究X和Y之间的相关性分析，Y是研究的核心变量。X是用来解释Y的相关变量；（2）判断相关性方向；（1）识别重要变量；

原创 数模（典型相关分析）

典型相关分析：研究两组变量（每组变量中都可能有多个指标）之间相关关系的一种多元统计方法。它能够揭示两组变量之间的内在联系。使用步骤：主要用spss软件进行分析；

原创 数模（斯皮尔曼相关系数）

小样本（n<30）,直接查临界值表即可；

原创 数模（皮尔逊相关系数）

协方差可以反映两个变量的相关性，若协方差一直为正，则两个变量正相关，若协方差一直为负，则两个变量负相关。但是协方差会出现两个变量的量纲不相同的情况。此时便需要使用皮尔逊相关系数。皮尔逊相关系数可以看成是剔除了两个变量量纲影响，即将X和Y标准化后的协方差。

原创 数模（拟合）

插值算法中，得到的多项式f(x)要经过所有的样本点，到那时如果样本点太多，那么这个多项式的次数就会过高，会造成龙格现象。（R^2只能用于拟合函数是线性函数时，才能使用），注意，这里的线性函数不是对变量线性而是对参数线性。即参数仅以一次方出现且不能乘以或除以其他任何的参数，并不能出现参数的复合函数形式。fplot（f,xinterval）：可用于在指定区间xinterval画出匿名函数f的图像。：匿名函数：z=@(x,y)x^2+y^2;：最小二乘法求解的是让估计值yi与真实值y的差的平方和最小的k和b。

原创 数模（插值算法）

（高次插值会产生龙格现象，即在两端处波动极大，产生明显震荡，导致摄入误差显著增大，不能全面反映被插值函数的性态，在不熟悉曲线运动趋势前提下，不要轻易使用）：适用于现有数据极少，不足以支撑分析的进行，这时候需要模拟产生一些新的但是又比较靠谱的值满足需求。核心是构造一个经过所有现有点的插值函数。若P（x）为分段多项式，就称为分段插值；分段插值能够有效的消除龙格现象，因此采用。

原创 数模（TOPSIS法）

TOPSIS（Technique for Order Preference by Similarity to an Ideal Solution,逼近理想解排序法/优劣解距离法），是一种综合评价的方法，能充分利用。（max为所有已知数据中的最大值，min为所有已知数据中的最小值，x为某一个数据的值）与他人争吵的次数越小越好，这样的指标被称为极小型指标（成本型指标）（wj为每个指标的权重，可以用层次分析法确定权重）成绩是越高越好，这样的指标被称为极大型指标（效益型指标）

原创 FPGA(PLL，IP核)

【Tools】->【Time Quest Timing Analyzer】->上方菜单栏【Netlist】->【Ceate Timing Netlist】创建一个新的时序网表->选择【Post-map】，点击【ok】->上方菜单栏【Constraints】->【create clock】在数字电路中，将常用且较复杂的功能模块设计成参数可修改的模块，只需提供完整的用户接口和文档，其他用户可以直接调用的模块，这就是IP核。在集成电路设计中，IP指可以重复使用的具有自主知识产权功能的集成电路设计模块。

原创 FPGA（动态数码管）

/表示赋值了两个4‘d10。为了节省计数器位宽，可以使用分频操作。

原创 数学建模（层次分析法）

【一致矩阵】：若矩阵中每个元素aij>0且满足aij*aji=1，则我们称该矩阵为【正互反矩阵】。在【层次分析法】中我们构造的判断矩阵都是正互反矩阵。重，并进行一致性检验（检验通过之后权重才能用），分别用三种计算权重：（1）算术平均法（2）几何平均法（3）特征值法。第一步：分析系统中的各因素之间的关系，建立系统的递阶层次结构，即设计层次结构图（推荐使用亿图图示）；【一致性检验】：原理，检验我们构造的判断矩阵和一致矩阵是否有太大的差别。需要放在论文中的东西有：一堆数学公式，层次结构图，评价目标，评价指标。

原创 FPGA（板载数码管）

由上述原因，如果需要每个数码管显示不一样的数字，只能采用【动态扫描】的方式实现，即通过每一时刻仅使一个数码管处于位选选通的状态。再借由人眼的【暂留效果】使得我们看到的好像每个数码管在同时显示不一样的数字。由于IO资源宝贵，因此采用段选和位选的方式控制6个数码管，将段选IO均接到一起，这样就只需要8+6=14个IO，但这样的操作使得每个数模管只能显示一样的数字。对于硬件设计方面，由于一个位选信号需要提供8个led灯的亮灭，因此采用三级管放大电流工作。

原创 呼吸灯（PWM，脉冲宽度调制）

PWM的设计主要在于通过规定一段连续的时钟周期之后设置相应的占空比实现。

原创 FPGA触摸按键

赋值不是在当前的时钟周期完成的，而是在下一个时钟周期完成的。1、always的赋值语句具有滞后性：即。有两种模式，分别是锁存电平和脉冲模式。

原创 Quartus仿真

3、打开Modelsim：【File】->【Chuange Directory】路径改为工程文件的【sim】文件夹下，名字定义为工程名字->【Compil All】->【Start Simulation】->【Add Wave】....（注意，在仿真时候，由于需要考虑到优化仿真效率的问题，所以经常可以缩短部分时间，同时源文件也需要在时间上做出相应的修改。1、建立tb文件模板：上方菜单栏【Processing】->【start】->【Start Test Bench Template Writer】

原创 verilog（状态机）

状态机（State Machine，有限状态机，Finite State Machine，FSM）概念：在有限个状态之间按一定规律转换的时序电路，主要于处理串行逻辑。状态寄存器是由一组触发器组成，用来记忆状态机当前所处的状态，状态的改变只发生在时钟clk的跳变沿。Mealy状态机的输出与当前状态和输入信号有关，Moore状态机的输出仅与当前状态有关。状态是否改变、如何改变，取决于组合逻辑F的输出，F是当前状态和输入信号的函数。3、下个状态的判断（组合逻辑）；状态机的输出是由组合逻辑G提供的。

原创 Verilog（结构语句、赋值语句、条件语句）

（赋值开始的时候，计算RHS，赋值结束的时候，更新LHS；在计算非阻塞赋值的RHS以及更新LHS期间，允许其他的非阻塞赋值语句同时计算RHS和更新LHS）（非阻塞赋值只能用于对寄存器类型的变量进行赋值，因此只能用在initial块和always块等顺序块中）条件语句if必须在过程块中使用，过程块语句是指由initial和always语句引导的块语句。后面的赋值语句是在前一句赋值语句结束后才开始赋值的）所有的输入变量都要放到敏感列表中，@(*)表示对后面语句块中所有输入变量的变化都是敏感的。

原创 Verilog（语法基础）

>>]:右移，4'b1001>>1=4'b0100;寄存器表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器存储的值，寄存器数据类型的关键字为reg，默认初始值为不定制X,时，顶层模块和子模块之间的各相应信号的位宽要一致，子模块的输出信号一定要传给顶层模块中的wire型数据，不能是reg型。表示的是结构实体（例如门）之间的物理连线，不能够存储值，它的值是有驱动他的元件所决定，即不需要给这类变量赋值。(其中[31:0]表示该数据的位宽为32位，必须遵从高位在前的写法，当没有写出具体位宽时，默认为1位)

原创 Verilog（概念理解）

程序烧录：更像是单纯地传输数据，而不能改变硬件的逻辑功能，例如一块单片机有一组专门用于LCD显示的I/O，那么这组I/O所固定的逻辑功能便是用于LCD的，而不是能够让它拥有串口的功能（我们通过编写烧录程序仅能够控制这组I/O如何工作于LCD，即工作方式（指令），而不能改变其工作对象）。Verilog和C的区别：Verilog是硬件描述语言，在编译下载到FPGA后，会生成电路，因为电路是并行的（各电路模块根据所分配的不同时钟同时开始运行），所以Verilog是。重映射的I/O都是厂家设置好的，不能自己更改。

原创 Modelsim软件初学（手动仿真与联合仿真）

modelsim仿真路上的第一辑，try one try

原创 Modelsim软件初学（tb文件编写）

modelsim软件学习随笔，初步接触，记录一下方便自己查看(所有的中括号未经过标注均为专有名词的意思)

原创 串口通信（FPGA）

初学者~主要为了自己学习记录 ，欢迎提建议