快捷键 [ALT+鼠标框选] 或 [ALT+shift+方向键] 可以进行竖向选择并进行替换、输入、删除等操作。
在仿真文件(tb文件)中的信号端口没有input型和output型,只有reg型和wire型。
如何生成相应的信号:
1、时钟信号生成:先在文件最开头加上时间刻度[`timescale 1ns/1ns],再设置每10ns取反[always #10 sys_clk=~sys_clk;]
2、复位信号生成:[initial begin
sys_clk <=1'b0;
sys_rst_n <=1'b0;
#100 sys_rst_n<=1b'1;
end]