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RSS订阅原创 小梅哥Xilinx FPGA学习笔记13—亚稳态原理危害及应对方法
否则D触发器的输出不能快速的到达一个稳定状态。该段时间称为亚稳态窗口若D端口数据在时钟上升沿前后不稳定，会导致输出Q将是未知的，称为“亚稳态”（具体原理与D触发器内部电路结构有关，不作具体分析）芯片工艺的不同导致震荡的程度不同，还由温度，干扰，辐射，等等一系列的因素。如果时钟频率过高，震荡就会传到下一级D触发器，下一级触发器的输出也会震荡。UART串口接收的是异步信号，而异步信号更容易导致亚稳态D0在数据窗口期内发生了变化，导致输出出现亚稳态，输出经过dff1和dff2后还没有稳定下来，导致dff1和dff
2024-07-18 10:21:56
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原创 小梅哥Xilinx FPGA学习笔记12—uart串口接收设计优化
基于上一节uart串口接收逻辑的内容，还存在一点缺陷:由于在不同的数据收发系统之间，uart控制器工作的时钟频率有差异，时钟自身的频率误差也不一样，需要设计优化后才能应用于实际项目中。
2024-07-17 16:58:28
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原创 小梅哥Xilinx FPGA学习笔记11—串口接收逻辑的Verilog设计与验证
此FPGA系列文章内容均基于b站小梅哥2020年发布的系列课程其中串口部分内容参考2023年新课程截至此篇笔记发布时，小梅哥csdn主页的笔记只同步到了第10节串口通信发送逻辑，而无后续记录。本人为了在FPGA学习过程中能够留下些痕迹，方便回顾巩固，也是为各位FPGA学习者提供一份参照，故编写此系列文章。以下内容均为个人总结，如有不正确之处欢迎各位评论指正，共同学习。
2024-07-17 16:14:39
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空空如也
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