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RSS订阅原创 四位比较器
四位比较器一，实验目的通过使用比较四位二进制判断它的相对大小二，实验内容四位比较器的实验三，实验代码module s7 (x,z,clk,reset) ;input x,clk,reset;output z;reg z;reg [2: 0] state,nstate;parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4,s5='d5;always @ (posedge clk or posedge reset)beginif (reset)s
2021-06-30 15:16:39
3715
原创 实验七有限状态机的设计
实验七一，实验目的(1)掌握有限状态机的写法(2）理解三段式与两段式的写法和区别二，实验涉及及语法（1）第四章行为级建模的部分语法（2）第八章有限状态机的三段式写法三，实验代码module s7 (x,z,clk,reset) ;input x,clk,reset;output z;reg z;reg [2: 0] state,nstate;parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4,s5='d5;always @ (posedge
2021-06-30 13:29:34
443
原创 含异步复位端的D触发器
含异步复位端的D触发器一，实验目的进行含异步复位端的D触发器实验二，实验内容对异步复位端的D触发器进行仿真实验三，实验代码module flipflop(D,Clock,Q1,Q2);input D,Clock;output reg Q1,Q2;always @(posedge Clock)beginQ1<=D;Q2<=Q1;endendmodulemodule Comp_4_str(output A_gt_B,A_lt_B,A_eq_B,input A3,A2
2021-06-30 13:27:27
3751
原创 时序逻辑的测试模块
16:16:00一、实验目的Quartus || 原理仿真二、实验内容时序逻辑的测试模块三、实验代码module p2s(data_in,clock,reset,load, data_out,done);input [3:0] data_in;input clock, reset ,load;output data_out;output done;reg done;reg [3:0]temp;reg [3:0]cnt;always @(posedge clock or posed
2021-06-04 16:20:48
122
原创 Verilog HDL测试模块
一、实验目的Quartus || 原理仿真二、实验内容Verilog HDL 测试模块三、实验代码module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en)begindout=8’b1111_1111;ex=1’b1;endelsebegincase(din)
2021-06-04 16:13:32
251
原创 modelism的工程仿真
一、实验目的Quartus || 原理仿真二、实验内容Modelsim的工程仿真流程三、实验代码module fulladd(sum,c_cut,a,b,c_in);output sum,c_cut;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodulemodule test;wire sum,c_o
2021-06-04 16:04:59
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原创 主从D触发器的门级建模
一、实验目的Quartus || 原理仿真二、实验内容主从D触发器的门级建模三、实验代码module MSDEF(Q , Qbar , D, C );output Q , Qbar ;input D , C ;notnot1(NotD , D),not2 (NotC , C),not3(NotY , Y);nandnand1 (D1 , D , C),nand2 (D2 , C , NotD),nand3 (Y , D1 , Ybar0),nand4 (Ybar , Y, D
2021-06-04 15:46:40
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原创 Quartus||原理图仿真与代码仿真过程
一、实验目的Quartus||原理图仿真与代码仿真过程二、实验内容按照视频教程与课本内容安装quartus||与代码仿真三、实验原理四、实验工具pc机和quartus||软件五、实验截图六、实验视频 lv 七、实验代码module examplel (x1,x2,s,f);input x1,x2,s;output f;not(k,s);and(g,k,x1)
2021-03-14 15:13:44
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空空如也
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