Verilog HDL测试模块

一、实验目的
Quartus || 原理仿真
二、实验内容
Verilog HDL 测试模块
三、实验代码
module decoder3x8(din,en,dout,ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;

always @(din or en)
if(en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case(din)
3’b000:begin
dout=8’b1111_1110;
ex=1’b0;
end
3’b001:begin
dout=8’b1111_1101;
ex=1’b0;
end
3’b010: begin
dout=8’b1111_1011;
ex=1’b0;
end
3’b011:begin
dout=8’b1111_0111;
ex=1’b0;
end
3’b100: begin
dout=8’b1110_1111;
ex=1’b0;
end
3’b101: begin
dout=8’b1101_1111;
ex=1’b0 ;
end
3’b110:begin
dout=8’b1011_1111;
ex=1’b0 ;
end
3’b111: begin
dout=8’b0111_1111;
ex=1’b0;
end
default:begin
dout=8’b1111_1111;
ex=1’b0;
end
endcase
end

endmodule
四、实验工具
电脑、Quartus||、Modelism
五、实验截图

实验视频

[video(video-IoDOdJRp-1622794396537)(type-tencent)(url-https://v.qq.com/txp/iframe/player.html?vid=g3250ro8mwr)(image-http://puui.qpic.cn/vpic/0/g3250ro8mwr.png/0)(title-呼呼呼呼

)]