2、状态机设计学习笔记(正点原子)

本文介绍了有限状态机(FSM)的基本概念,包括Mealy和Moore状态机的区别。Mealy状态机的输出取决于当前输入,而Moore状态机的输出仅由当前状态决定。通过四段式设计方法展示了状态机的设计过程,包括状态空间定义、状态跳转、下一个状态判断和动作执行。示例中详细说明了如何在Verilog中实现状态机,并强调了防止锁存器产生的注意事项。
摘要由CSDN通过智能技术生成

1、状态机(state machine):有限状态机(FSM)是指在有限个状态之间按照以一定规律转换的时序电路。

2、常用的状态机有 Mealy 状态机和 Moore状态机:他们之间的区别,mealy状态机的输出与输入有关,Moore状态机与输入无关

3、状态机的设计,四段论

    状态空间设计

    状态跳转模式

     Next state判断

     Next action

状态空间定义:

parameter  SLEEP = 2'b00;

parameter STUDY = 2'b01;

parameter EAT = 2'b10;

paramter AMUSE = 2'b11;

reg  [1:0] current_state;

reg  [1:0] next_state;



parameter  SLEEP = 2'b1000;

parameter STUDY = 2'b0100;

parameter EAT = 2'b0010;

paramter AMUSE = 2'b0001;

reg  [1:0] current_state;

reg  [1:0] next_state;

状态跳转(时序逻辑,非阻塞non blocking)

always @(posedge clk or negedge rst_n) begin

       if(! rst_n)

             current_state <=SLEEP;

       else

             current_state <= next_state;

 end

下一个状态判断(组合逻辑block)

always @(current_state or input_signals) begin

      case (current_state)

                SLEEP: begin

                            if (clock_alarm)

                                      next_state = STUDY;

                            else

                                       next_state = SLEEP;

                 end

                 STUDY:begin

                               if (lunch_time)

                                      next_state = EAT;

                            else

                                       next_state = STUDY;//if else 要配对,避免latch锁存

                 end
          
                EAT: begin

                            if (clock_alarm)

                                      next_state = STUDY;

                            else

                                       next_state = AMUSE;

                 end

                 AMUSE:begin

                               if (sleep_time)

                                      next_state = SLEEP;

                            else

                                       next_state = STUDY;//if else 要配对,避免latch锁存

                 end
 end

各个状态的动作

wire read_book;
assign read_book =(current_state == STUDY)? 1'b1 :1'b0;

always @(current_state )begin
    if(current_state == STUDY)
        read_book = 1;
    else
        read_book = 0; //blocking 赋值
end

三段式(输出组合逻辑后+时序逻辑)

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利用 VHDL 设计的许多实用逻辑系统中 有许多是可以利用有限状态机设计方案来 描述和实现的 无论与基于 VHDL 的其它设计方案相比 还是与可完成相似功能的 CPU 相比 状态机都有其难以逾越的优越性 它主要表现在以下几方面 h 由于状态机的结构模式相对简单 设计方案相对固定 特别是可以定义符号化枚 举类型的状态 这一切都为 VHDL 综合器尽可能发挥其强大的优化功能提供了有利条件 而且 性能良好的综合器都具备许多可控或不可控的专门用于优化状态机的功能 h 状态机容易构成性能良好的同步时序逻辑模块 这对于对付大规模逻辑电路设计 中令人深感棘手的竞争冒险现象无疑是一个上佳的选择 加之综合器对状态机的特有的优 化功能 使的状态机解决方案的优越性更为突出 h 状态机的 VHDL 设计程序层次分明 结构清晰 易读易懂 在排错 修改和模块 移植方面 初学者特别容易掌握 h 在高速运算和控制方面 状态机更有其巨大的优势 由于在 VHDL 中 一个状态 机可以由多个进程构成 一个结构体中可以包含多个状态机 而一个单独的状态机 或多 个并行运行的状态机 以顺序方式的所能完成的运算和控制方面的工作与一个 CPU 类似 由此不难理解 一个设计实体的功能便类似于一个含有并行运行的多 CPU 的高性能微处 理器的功能 事实上这种多 CPU 的微处理器早已在通信 工控和军事等领域有了十分广 泛的应用 h 就运行速度而言 尽管 CPU 和状态机都是按照时钟节拍以顺序时序方式工作的 但 CPU 是按照指令周期 以逐条执行指令的方式运行的 每执行一条指令 通常只能完 成一项操作 而一个指令周期须由多个 CPU 机器周期构成 一个机器周期又由多个时钟 周期构成 一个含有运算和控制的完整设计程序往往需要成百上千条指令 相比之下 状 态机状态变换周期只有一个时钟周期 而且 由于在每一状态中 状态机可以完成许多并 行的运算和控制操作 所以 一个完整的控制程序 即使由多个并行的状态机构成 其状 态数也是十分有限的 因此有理由认为 由状态机构成的硬件系统比 CPU 所能完成同样 功能的软件系统的工作速度要高出两个数量级 h 就可靠性而言 状态机的优势也是十分明显的 CPU 本身的结构特点与执行软件 指令的工作方式决定了任何 CPU 都不可能获得圆满的容错保障 这已是不争的事实了 因此 用于要求高可靠性的特殊环境中的电子系统中 如果以 CPU 作为主控部件 应是 一项错误的决策 然而 状态机系统就不同了 首先是由于状态机设计中能使用各种无 懈可击的容错技术 其次是当状态机进入非法状态并从中跳出所耗的时间十分短暂 通常 只有 2 个时钟周期 约数十个 ns 尚不足以对系统的运行构成损害 而 CPU 通过复位方第 10 章 有限状态机 FSM 199 式从非法运行方式中恢复过来 耗时达数十 ms 这对于高速高可靠系统显然是无法容忍 的 再其次是状态机本身是以并行运行为主的纯硬件结构
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