随笔记录——关于数据对比出错的情况

一、当数据有的小1，有的相等的时候，可以考虑是不是round处理没有做；另一方面来看，当做了round处理的数据总是大1或者相等时就要考虑是不是不需要做这个round。

二、有符号数进行运算的时候需要时刻注意负数
Verilog在计算负数的时候，一般会在内部进行取反加一的操作，取反可能大家都能意识到，但是加一很有可能会被忽略，因此有时候出现莫名其妙的bug时，可以一试。
另一种就是 无符号与有符号数进行运算，加减的运算取值方法比较简单，进行移位就可以，但是乘法操作就略微复杂一点。一般可以想到将无符号数化成有符号数，然后就会在无符号数之前补一个最高位做符号位，或者直接在定义中 写成 reg signed r1s1 与 reg signed r1u1这样。其实，需要再重新定义一个信号，reg signed r2s2，然后assign r2s2 = {符号，r1u1｝；然后用r2s2代替原来与r1s1进行相乘的数去运算才可以。