AD9361 数据数字接口规范

Highmesh

已于 2023-06-12 16:08:18 修改

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文章标签： fpga开发单片机嵌入式硬件

于 2023-05-19 13:37:44 首次发布

本文链接：https://blog.csdn.net/highmesh_sdr/article/details/130419919

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本文详细介绍了AD9361与BBP之间的数据接口，包括CMOS和LVDS两种工作模式。CMOS模式下，数据传输涉及单端半双工、全双工及双端模式，而LVDS模式适用于高速、低噪声环境，采用全双工差分信号传输，提供更好的信号质量。

摘要由CSDN通过智能技术生成

一、概要

AD9361和BBP之间的数据接口以两种模式之一工作：标准CMOS兼容模式或低压差分信号（LVDS）兼容模式。本篇文章将简要介绍一下CMOS和LVDS工作模式下的数据具体的传输样式。

二、CMOS 工作模式

P0_D[11:0] and P1_D[11:0]: 端口0（P0）和端口1（P1）都有一个12位并行数据总线（D[11：0]），可在BBP和AD9361之间传输数据。每个总线在大小和功能上都与另一个总线相同，所以D[11：0]被用来指P0或P1。这些总线可以配置为仅传输、仅接收或双向传输。

DATA_CLK: DATA_CLK信号作为Rx数据路径的主时钟提供给BBP。在CMOS模式下，它在内部生成并输出到DATA_CLK_P引脚上（DATA_CLK_N保持未连接）。根据数据总线配置，对P0、P1或两个端口都使用相同的时钟。BBP使用这个主时钟作为接口数据传输和基带数据处理的定时参考。DATA_CLK在接收操作期间提供具有双边缘捕获（DDR）或单上升边缘捕获（SDR）数据传输的源同步定时。

FB_CLK：FB_CLK是DATA_CLK的一个反馈（环回）版本，从BBP在CMOS模式下驱动到FB_CLK_P引脚（FB_CLK_N保持不连接）。FB_CLK允许对突发控制信号（TX_FRAME、启用和TXNRX）进行上升边缘捕获的源同步定时。FB_CLK还为Tx突发（P0和P1)期间的D[11：0]数据信号提供具有双边缘捕获（DDR）或单上升边捕获（SDR）的源同步定时。请注意，FB_CLK必须是DATA_CLK的反馈版本（完全相同的频率和占空比），但在两个时钟信号之间没有相位关系的要求。

RX_FRAME: RX_FRAME由AD9361驱动，以识别Rx数据路径（P0和P1）的有效数据。在CMOS模式下，该信号从RX_FRAME_P引脚输出（RX_FRAME_N接地）。

TX_FRAME: TX_FRAME由BBP驱动，以识别Tx数据路径（P0和P1）的有效数据。在CMOS模式下，该信号被输入到TX_FRAME_P引脚（TX_FRAME_N接地）。

1、单端半双工

单端口半双工模式用于需要TDD操作和数据速率低于61.44 MHz的应用程序。在这种模式下，总线以双向半双工的方式使用，以便可以在同一线路上接收或传输数据。这种模式可用于所有接收机-发射机配置（1R1T、2R1T、1R2T和2R2T），通常在PCB空间有限或BBP只有一个可用的数据总线端口时使用。在此配置中，总线可以作为单数据速率（SDR）或双数据速率（DDR）进行操作。