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verilog
文章平均质量分 52
菜菜头子
这个作者很懒,什么都没留下…
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verilog一组信号能否同时包含组合逻辑和时序逻辑
动机写代码的时候突然想到一组信号能不能同时包含组合逻辑和时序逻辑,就简单尝试了一下。代码module test2 ( input clk, input rst, input B, input C, output reg [1:0] A);always @(posedge clk or posedge rst) if (rst) A[1] <= 'b0; else A[1] <= C;alway原创 2022-01-07 15:26:05 · 570 阅读 · 2 评论 -
verilog数1的个数参数化位宽
动机想弄一个数1个数的电路,并且能够参数化,尝试了几种写法,记录一下。系统函数$countones先试试verilog自带的。`define PORT_NUM 16module test1_tb();test1 U_test1(.access_port_r(16'b0100_0001_0011_1001));endmodulemodule test1((* DONT_TOUCH= "TRUE" *) input [`PORT_NUM-1:0] access_port_r);(*原创 2022-01-03 20:34:46 · 2455 阅读 · 0 评论