verilogmod：用于verilog代码规范的简单sublime插件

verilogmod插件

学正则表达式的时候想做点儿什么练习一下，然后写了一个python脚本。用的时候不太方便，就做成了插件。在这里分享一下。

功能

为了让verilog代码看起来更好看。

使用方法

选中需要转化代码（左），按下快捷键crtl+shift+a，得到转化结果（右）：

插件自带代码转化前后的比对功能，如果转化失败，会跳出提示框：

另外，如果代码量比较大，会转化的比较慢（从肉眼不可以见的等待变成肉眼可见的等待）。
如遇卡死情况，如sublime发白，关掉sublime重新打开就好：

安装方法

菜单栏，选择首选项（Preferences）->浏览插件（Browse Packages…）：

然后将解压好的verilogmod文件夹放到这个文件目录下即可。

其他说明

verilogmod下共有四个文件：

在后缀是.sublime-keymap的三个文件中可以设置插件的快捷键。
verilogmod.py中是插件的源码，可以根据自己的需求修改源码（python）。

最后，经过测试，本插件在没装python的机子上也可以正常运行。

下载链接

https://download.csdn.net/download/hjj66omg/12715731