horse_2007s的博客

路径选择为“0-template/par”，将工程建在“par”文件夹中，工程名为“template”（记得这一步之前还有个配置流程简介，告知接下来的配置流程，估计版本更新，删了这个展示页）1、上一步骤后创建的空白工程是不完整的，使用“综合分析”后，直接报错，缺少顶层文件。2、添加“Verilog HDL”文件后，按照格式编写如下名称的顶层模块。本工程目的是制作一个模板工程，相当于空工程，不需要添加文件。：路径定位到软件所在位置，这个需要修改到需要的位置。”，后面直接输入芯片型号，或者根据需求来选。