FPGA go-CSDN博客

原创一文读懂电路中VCC、VDD、VEE、VSS的区别

对于电气系统的接地，要按接地的要求和目的分类，不能将不同类接地简单地、任意地连接在一起，而是要分成若干独立的接地子系统，每个子系统都有其共同的接地点或接地干线，最后才连接在一起，实行总接地。在“场效应”即COMS元件中，VDD乃CMOS的漏极引脚，VSS乃CMOS的源极引脚，这是元件引脚符号，它没有“VCC”的名称，你的问题包含3个符号，VCC / VDD /VSS，这显然是电路符号除了正确进行接地设计、安装,还要正确进行各种不同信号的接地处理。通常采用系统浮地，机壳接地，可使抗干扰能力增强，安全可靠。

2024-08-30 15:36:33 4424

原创高频下SPI总线的采样延时

本文以 SPI Nor 为例，讲解在高频下SPI控制器的采样延时机制。字面意思，就是说。查阅大量的 SPI Nor 的规格书，普遍使用 SPI mode0 和 mode3 的模式下。。。SPI总线交互中，不管是哪个 SPI 模式，SPI Master 往往会在，在。

2024-02-21 14:30:17 1946 1

原创 FPGA DMA介绍

DMA(Direct Memory Access 直接内存访问)，它允许某些计算机内部的硬件子系统可以独立地直接读写系统内存，而不需中央处理器（CPU）介入处理。

2024-02-18 14:00:26 2543

原创关于VIVADO出现大量模块被优化的问题

随后进行综合，可是综合后查看资源发现大部分资源被优化，生成report查看，例化两次的模块内，大部分子模块被优化，尤其是未使用部分功能的第二次例化模块，内部模块几乎全被优化了，而且与例化模块存在信号交互的其余模块也被优化掉了大部分资源。附：个人觉得可能和因为代码习惯也有很大问题，因为原代码中，未使用功能和使用功能中许多信号放在同一个always模块或状态机里，故因为不使用功能的io被屏蔽，导致未使用功能的代码被优化，从而影响到了使用功能。

2024-01-18 15:08:03 1621 1

原创 Transceiver Native PHY IP —— 概述

收发器bank 是一个基础单元，包含与器件的高速串行收发器相关的所有功能模块。在所有器件中，每个收发器bank 均包含四个或六个收发器通道。下面几张图显示了在每个bank中可用锁相环(PLL)和时钟生成模块(CGB)资源的收发器bank的体系结构；

2023-12-21 15:47:03 300 1

原创 Quartus 设计优化之 Seed

选择不同的Seed，布局布线的结果也会有所不同，展开来讲的话就是Fitter seed影响设计的初始布局配置

2023-12-15 11:23:02 263

转载 LVDS原理

LVDS低压差分信号，最早由美国国家半导体公司(National Semiconductor)提出的一种高速串行信号传输电平，由于它传输速度快，功耗低，抗干扰能力强，传输距离远，易于匹配等优点，迅速得到诸多芯片制造厂商和应用商的青睐，并通过TIA/EIA (Telecommunication Industry Association/Electronic Industries Association)的确认，成为该组织的标准。这些器件的工艺成熟，应用也较为广泛，但都存在一个共同的缺点，即功耗大。

2023-12-05 13:58:52 814

原创 Nios II程序固化到sof中

进入setting，在file中将生成的hex文件添加，并在processing中选择updara memory initialization file，如此过后选择start assmbler即可。如此在修改nios后即可不用全编译工程。进入Qsys/Platform，选择on_chip memory ，使能初始化文件，并将路劲勾选为刚刚生成的hex文件，完成后重新全编译工程即可。这是生成的nios程序的对应的初始化文件，点进该文件,其中包含指令集和占用内存，空余部分即为nios的运行内存。

2023-10-13 13:14:06 349 1

原创 QUARTUSError （13452）：模块“altera_pll_reconfig_top”没有名称为“WAIT_FOR_LOCK”的参数。

在QUARTUS18.0PRO中，调用iopll_reconfig ip核后编译出现报错：Error （13452）：pll_hdmi_reconfig.v（35）的 Verilog HDL 模块实例化错误：模块“altera_pll_reconfig_top”没有名称为“WAIT_FOR_LOCK”的参数。删掉后重新添加iopll reconfig ip，但注意，此时添加的不再是iopll reconfig ip文件，而是qip文件，但描述并不清晰，有些模糊，因此并不能解决编译报错的问题。

2023-10-11 09:46:08 100

原创动态配置PLL：IOPLL Reconfig

PLL（锁相环）是FPGA中常见的 IP CORE ，使用之初认为IP核进行配置后无法进行重配置，但在了解了 IOPLL Reconofig IP CORE 过后了解到原来 PLL IP CORE 也是能够进行动态重配置的。上图分别是 fPLL （小数分频）和 IOPLL（整数分频）的内部结构图，M、N、C，分别代表的是乘法单元、前分频器、输出分频，个人理解为 OUT_CLK[x] = IN_CLK * M / N / Cx；注：不论写还是读，在写或者读期间，未使用的地址总线和数据总线都必须为0。

2023-05-17 18:32:54 1515

原创 SIGNAL TAP II 服务器调用本地JTAG进行在线调试

3，添加待观察信号。4,.在服务器端打开 quartus，进入 Programmer ，点击Hardware setup->Jtag settings->Add Server，输入本地 ip 及设置的密码，即可调用本地 JTAG 进行 Signal Tap II 调试。触发位置：Pre为触发点前的深度小于触发点后的深度，Center为触发点的前后深度相等，Post为触发点前的深度大于触发点后的深度。如果选择为 4 32，则SignalTap会连续累计到4次采样成功后，显示这4次的波形，每次波形深度为32。

2023-05-10 19:46:35 512 1

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