工作总结

当前基于xilinx spartan6 FPGA写一个海德汉编码器的通信协议，之前没有写过类似的verilog工程，处于摸索前进的状态，在此过程中也是将以前在书本学习到的课程从新复习了一遍，也是有了一些新的理解。再次证明基础的重要性。同时，坚韧，忍耐，执着，充斥整个过程，也反映出一些问题，拖沓，回避困难（或许在写程序时候这并不是错，寻找新的途径，开辟新思路，但是实践证明，首先你不应该回避遇到的问题，可以有新的思路，但是当前的错误同样需要正视）。交流同样重要！告诉大家，我们遇到的问题绝大多数都会是有答案的，硬件不会说谎！好啦，暂时先写到这里。

的确，硬件不会说谎。。。没事不要乱立flag！
代码状态机在加入新的状态后跳转异常，苦思冥想也找不到答案，真的很绝望。。。找到问题所在，也是最基础的问题，时钟！在写代码时，自己写下的每一句代码都要知道其作用和目的，估计可能带来的问题，如果不清楚还是不要写的好，因为写了就可能是一个bug，而且是自己不理解原因的bug，这才是最要命的，很难查出来。之前在写代码时，总是习惯性的来一个复位信号，实际上有没有起作用，或者怎样起作用还真没有仔细想过，以后要改掉这个坏习惯！