时序分析
CrLoss莫名
回不去的青春
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时许分析中Minimum/maximum time delay 的选择。
在分析fpga与sram的建立时间和保持时间,required time在硬件确定的情况下基本是固定的。例如: 建立时间: Required time =Latch + clock delay todestination register-tsu 保持时间: Required time =Latch + clock delay todestination register-th 而arr原创 2014-03-25 15:58:54 · 1087 阅读 · 0 评论 -
FPGA时序分析中Launch egde与 Latch egde的选择
如上图所示,一共两组图,上图是建立时间Launch egde与 latch egde的选择,下图是保持时间Launch egde与 latch egde的选择。每组上下的clk分别是launch和latch clk。 建立时间先看发射的launch clk,发出的数据在延时后被接收的latch clk锁存,蓝色双向箭头标识的时间要大于建立时间要才能锁存,也就是说2号位置clk不原创 2014-03-25 18:46:40 · 1097 阅读 · 0 评论