FPGA时序分析中Launch egde与 Latch egde的选择

如上图所示，一共两组图，上图是建立时间Launch egde与 latch egde的选择，下图是保持时间Launch egde与 latch egde的选择。每组上下的clk分别是launch和latch clk。

         建立时间先看发射的launch clk，发出的数据在延时后被接收的latch clk锁存，蓝色双向箭头标识的时间要大于建立时间要才能锁存，也就是说2号位置clk不能太早，使得蓝色双向箭头标识的时间太短，导致不满足建立时间条件。

        保持时间先看接收端的clk，在其满足了建立时间后，下图 蓝色双向箭头标识的时间也要足够长，要大于保持时间才能锁存，也就是2号clk不能太早以至于下一拍数据过于提前而占用了正在锁存的数据保持时间，导致不满足保持时间条件。

      以上只是对同沿时钟的描述。