RTL 级时序和面积优化(1)

这几天在做64*64的乘法器,综合的结果很不理想。所以就开始查关于时序与面积优化的资料,今天逛知乎的时候看到一篇文章,消化之后,特来分享。   首先看下面的表达式(=代表阻塞赋值, out1=b+c+d+e+f; out2=a+c+d+e+f; out3=a+b+d+e+f; out...

2017-03-16 16:48:36

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verilog---有符号数相乘注意事项

处理有符号数时务必注意位宽。

2017-03-15 16:40:32

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