任意分数分频器的verilog实现

最新推荐文章于 2023-12-13 19:32:37 发布
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分类专栏： verilog IC模块设计
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本文链接：https://blog.csdn.net/IamSarah/article/details/88808115
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这篇博客探讨了如何用Verilog实现任意分数分频器，重点在于nume/deno倍的分频。通过数学运算得出quot和remd，使用quot+1和quot分频器组合达到nume/deno的分频效果。文章提供了68/9分频的实例，涉及到5个8分频和4个7分频电路的组合。
摘要由CSDN通过智能技术生成

这篇博文是关于分频器最后的讲解了，主要是要实现nume/deno倍的分频。对于nume/deno倍的分频，实质上就是要在nume个输入的时钟周期里，输出deno个脉冲。因此这里需要通过简单的数学运算来保证deno个脉冲的输出。nume,deno，quot和remd满足下面的式子：nume = quot*deno + remd,从这个式子中我们可以得到quot=nume/deno,即nume和deno相除向下取整；remd ==nume%deno，即nume和deno相除得到的余数。这样要实现nume/deno的分频，就需要remd个quot+1的分频和deno-remd个quot分频，这样算下来这个分频的个数为remd + （deno-remd）=deno，也就是需要deno个脉冲，而这deno个脉冲正好是在remd*(quot+1) +(deno-remd)*quot=remd + demo*quot=nume个时钟周期产生的，也就是我们一开始提到的在nume个时钟周期里输出deno个脉冲。以上便是实现任意分数分频的原理，下面利于verilog进行实现。上面的原理可以转化为以下的几个模块：

这里整数分频1实现的是quot+1分频器，整数分频2实现的是quot分频，根据前面两篇博文的介绍，这两个整数分频器实现起来并没有什么难度。但需要注意的是，在整数分频过程中需要加入同步信号sync，因为当整数分频1和整数分频2互相切换的时候，并不一定以这两个整数分频器的上升沿开始的，因此这里加入sync

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king阿金
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[Verilog]分频器设计(奇偶分频、半整数分频、任意分频、任意占空比)
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在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。在计数周期达到分频系数中间数值 N/2 时进行时钟翻转，可保证分频后时钟的占空比为 50%。奇数分频如果不要求占空比为 50%，可按照下面任意整数分频和任意占空比的方法进行分频。如果奇数分频输出时钟的高低电平只差一个 cycle ，则可以利用源时钟双边沿特性并采用"与操作"或"或操作"的方式将分频时钟占空比调整到 50%。
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