IC小鸽的博客

Spyglass是由Synopsys公司开发一款EDA工具，常用于数字电路设计。它是一个全面的设计分析和优化工具，用于帮助设计工程师在芯片设计过程中快速发现和解决问题。

1、后仿真中的无复位寄存器和存储在IC设计中，处于减少功耗和面积的考虑会存在部分的无复位寄存器和存储单元，而在使用VCS进行后仿真时，无复位的寄存器和存储单元输出会是X态，因此会导致仿真异常，仿真结果不符合预期，因此在仿真时，需要对无复位的寄存器和存储单元进行初始化。2、$deposit初始化无复位寄存器和存储使用$deposit对无复位寄存器和存储进行初始化，是在0时刻，赋一个初始值...

1、source -e -v显示读取内容和读取结果本文以在DC综合source max_delay约束文件为例讲解-e -v的作用本案例已通过PrimeTime提取了max_delay文件，如下所示，需要检查max_delay约束是否正确，可以在PT和dc环境中source，确保每条set_max_delay 没有语法以及路径错误等问题。在dc_shell环境中：读取网表文件：re...

1、ref_name与full_name的区别本文以在DC综合环境中，查找使用syn_bus.v模块的路径为例讲解。在dc_shell环境中：读取网表文件：read_verilog /proj/xxxx/xxxxx/xxxxx/lifc_top.vg使用full_name查找使用syn_bus代码的路径：并将提取的路径写入full_name_syn_bus.logget_o...

Verdi的几个实用技巧1、波形文件保存.rc使用Verdi定位问题，调出波形，为方便下次使用，按键shift+S可以将波形保存为xxx.rc格式文件，使用波形文件时，按快捷键r打开界面，选择波形2、mark标记功能为方便波形定位，按键shift+M使用mark功能标记一下，可以自定义名称和颜色，方便查找。3、显示波形信号全路径按H显示波形信号全路径，再按H撤销4、改变...

DC综合报告001_levels of logic1、levels of logic的含义Levels of logic指的是同步电路中2个时序reg之间的组合逻辑深度。一个2选1mux，一个2输入与非门等都表示一级逻辑深度。在DC综合的dc_shell界面输入命令 report_timing显示的数据路径中，每个器件代表一个逻辑层次。下图为DC综合的qor报告中的一部分，显示...