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原创 PCIe Gen4 ltssm协商过程

本章节我们以gen4 Endpoint为例介绍PCIe ltssm(链路状态机)协商过程。

2024-09-01 11:14:00 878

原创 PCIe 复位:必须了解的PERST#

PERST#作为 Fundamental Reset,是直接通过边带信号PERST#(PCI Express Reset)产生的。

2024-09-01 10:58:03 1024

原创 PCIe 复位:hot reset

热复位(Hot Reset)是一种In-band 复位,其并不使用边带信号。PCIe设备通过向其链路(Link)相邻的设备发送数个TS1 Ordered‐Set(其中第五个字符的bit0为1)来完成复位操作。如下图所示,这些TS1OS在所有有效通道(Lane)上同时发送,并至少持续2ms。

2024-08-11 22:44:03 720

原创 一款开源AHB APB AXI代码生成工具

非常棒的开源AMBA代码生成工具

2024-08-11 22:41:35 309

原创 PCIe 6.0为什么需要14-bit tag

在PCIe TLP(Transaction Layer Packet)中,tag是分配给特定Non-Posted Request的编号,协议要求CPL/CPLD中的tag 与对应non-post request TLP中的tag保持一致,因此Requester可以使用tag来识别CPL/CPLD是哪个请求对应的完成报文。图1 memory请求头格式如图1(PCIe 5.0协议图2-17和图2-18)所示,当时使用10-bit tag时,{T9,T8,Tag[7:0]}组成10-bit tag。

2024-07-25 22:28:47 957

原创 PCIe物理层_CTLE(continuous time linear equalizer)

物理层均衡之CTLE

2024-06-30 22:15:45 577

原创 linux命令:调试必备工具dmesg

dmesg -L dmesg 会根据消息的类型(如错误、警告、信息等)给输出的消息加上不同的颜色。这个环形缓冲区记录了系统启动以来发生的各种事件消息,包括系统日志、驱动程序消息、硬件错误、内核警告等。其他类型的消息:根据系统配置和 dmesg 实现,其他类型的消息也可能有特定的颜色。调试消息:可能会以特定的颜色显示,以便于在调试过程中区分调试信息。错误消息:通常会以红色显示,以突出显示错误,便于用户立即注意到。信息性消息:可能以默认终端颜色显示,用于普通信息的输出。dmesg -T 显示事件发生的时间。

2024-06-02 21:15:41 880

原创 vim 插件01:插件管理神器pathogen

vim 插件01:插件管理神器pathogen

2024-04-27 20:26:06 515

原创 PCIe debug设计:锁存ltssm 状态机

PCIe debug设计

2024-04-27 20:12:28 579

原创 PCIE问题定位000:PCIe需要的定位手段

PCIe 设计需要了解的debug设计

2024-03-17 22:02:52 720

原创 宝藏级画图工具-drawio

Drawio可以非常便捷的画出 电路原理图,流程图,工程图,网络连接图,非常漂亮的Venn图、鱼骨图等等,功能很强大。

2023-08-17 22:20:37 2153

原创 浅谈时序:set_input_delay

浅谈时序:set_input_delay

2023-08-17 22:04:50 4001

原创 浅谈时序:set_ouput_delay

浅谈时序:set_ouput_delay

2023-08-17 22:00:02 1551

原创 EDA:spyglass 简介

Spyglass是由Synopsys公司开发一款EDA工具,常用于数字电路设计。它是一个全面的设计分析和优化工具,用于帮助设计工程师在芯片设计过程中快速发现和解决问题。

2023-07-16 18:25:37 3424

原创 Makefile:10分钟带你了解makefile

自动变量:Makefile中使用的一些特殊变量,例如@、@、

2023-07-16 08:58:14 1096

原创 PCIE知识点-022:PCIe 参考时钟结构

本文描述了PCIe设计的3种参考时钟结构

2023-05-28 17:30:50 4232 1

原创 IC设计基础003:Verilog计算1的数量

采用for循环语句,逐个bit位判断是否为1,为1则累加,否则保持不变,最终输出输入信号中1的数量。如下所示,采用循环语句+移位+逻辑与1+累加来实现1的统计。最终调用函数获得输入信号中1的数量。

2023-05-03 20:20:18 3176 4

原创 PCIE知识点-020:谈谈bus master en

Type1的function:控制function向Upstream方向转发Memory and I/O Read/Write Requests。参考文档:PCI Express Base Specification, Rev. 5.0 Version 1.0。Type0的function:控制function发起。Bus master en信号。

2023-05-01 21:00:30 2238

原创 PCIE知识点-019:expansion rom地址可与bar0~5地址重叠

因此市面上的主流PCIe都支持此功能,当Expansion ROM 的地址空间与BAR0~5重叠的时,对重叠地址的访问能够正常响应,且被识别成对Expansion ROM的访问。Expansion ROM 的地址空间是允许与BAR0~5重叠的,无论是否支持Enhanced Allocation capability.1、Expansion rom地址空间的特殊性。此处需要注意:BAR0~5不允许地址重叠。

2023-05-01 20:51:42 550

原创 PCIE知识点-017:ECRC 与 credit 信用量

从PCIe协议上可以看出,信用量仅仅包含三类:CPL credit/Post credit/non-post credit,其中每种包含data credit和header credit。ECRC 是额外添加的校验字段,在TLP内是1DW,即4byte,不属于data payload,也不属于header字段。支持ECRC check功能的PCIE 在设计rx buffer时,需要考虑到当所有收到的TLP都带ECRC字段时,buffer是否会溢出。1、ECRC 是不算在信用量范围内的。

2023-05-01 20:43:30 1025

原创 PCIE知识点-015:PCIE-DL_UP与DL_ACTIVE

通常PCIe IP会输出pcie_dl_up信号用于通知application. application根据pcie_dl_up来决策是否能够发出请求。例如:pcie_dl_up==1时,application才能发出memory请求。分别是DL_Down和DL_Up。Data Link Control and Management状态机在DL_Active时输出DL_UP信号:此时PCIe与链路对端已经完成信用量初始化等操作,事务层可以接收和发送数据。

2023-05-01 20:38:56 866

原创 PCIE知识点-013:PCIE CPL 无限信用量

从描述可以看出endpoint类型的PCIe要求Cpld和cplh的信用量均为0,表示无限信用量。这要求endpoint用户侧在发出non-post请求时需要保证自己有足够的buffer可以存储返回的cpl/cpld报文。从PCI Express Base Specification, Rev. 4.0 Version 1.0 得知协议对。类型的PCIe function的CPLD/CPLH信用量存要求:见下图。

2023-05-01 20:31:06 727

原创 PCIE知识点-012:PCIE Zero-Length read

例如:正常情况下,一颗芯片中的PCIe作为endpoint,收到Zero-Length Write时,此Zero-Length Write不会改写当前tlp中addr对应的寄存器(or RAM)的数值,也不会产生对应地址的写脉冲,更不会应该此写操作造成芯片功能的变化。同样都能确保之前Posted Writes已经被执行,但是真实的读操作可能会改变芯片功能状态,而Zero-Length Read不会,因此Zero-Length Read更有优势。

2023-05-01 20:27:31 1185 2

原创 verilog语法-009—verilog语法-009 用‘b,‘h,‘d赋值

Verilog 2005 版本支持使用省略位宽的方式赋值,’b,’d,’h,采用省略位宽的方式可以向左主动补齐,如果省略了进制符合b/d/h/o,则默认是十进制。

2022-11-20 14:15:23 3697

原创 IC设计错误案例009:信号取反导致的错误

信号取反时,如果位宽不匹配,也会造成不符合预期的错误

2022-09-18 17:29:07 697 2

原创 IC设计高级019:一种简单超时机制

一种简单的超时判断机制,采用一个计数cnt和一个ram实现,可调节超时精度

2022-09-11 17:41:18 616

原创 verilog语法-008—几种可综合的for循环语句

本文讲解了SystemVerilog中可以用于综合的几种for循环设计

2022-09-04 17:05:59 8866 5

原创 IC设计高级018:一种主动的流控实现方式

主动流控设计方法,让流控设计更加简单

2022-08-14 17:38:22 684

原创 IC设计高级017:控制类寄存器2种实现方式

IC设计中,可配置的控制类寄存器是如何在数据处理过程中起作用的呢?有哪些实现方式呢?

2022-08-13 17:16:18 1023 1

原创 PCIE知识点-011:PCIE 配置能力结构与协议版本的关系

PCIE 配置能力结构与协议版本的关系

2022-07-10 12:29:53 612

原创 PCIE知识点-010:PCIE 热插拔资料从哪获取

本文简单描述了PCIE热插拔相关资料内容

2022-07-02 18:05:06 1365 1

原创 PCIE知识点-008:PCIE switch的结构

本文讲解了PCIE switch的常见的几种结构

2022-06-26 18:23:30 8513

原创 PCIE知识点-006:PCIE的寄存器属性

本文寄存器描述摘自PCI Express Base Specification Revision 5.0, Version 1.0描述了PCIE 配置寄存器的属性特征

2022-06-12 16:24:29 1827

原创 PCIE知识点-005:SR-IOV VF的配置空间

本文以PCIE 5.0协议进行讲解当PCIE function具备SR-IOV能力时,会存在至少一个PF(physical function)和至少一个VF(virtual function),并且每个VF与特定的PF是绑定关系。从PCIE协议5.0第9章节可以看到:VF同样具备如下配置空间NOTE:VF是具有轻量化的配置空间:部分PF具备的能力结构,VF是不具备的。部分PF具备的寄存器和字段,VF是不具备的。见PCIE 5.0协议9.34章节,内部有每个寄存器的差异描述。总结如下:......

2022-06-12 11:44:45 5840

原创 PCIE知识点-003:PCIE协议中的upstream概念

PCIE协议中的upstream概念描述

2022-06-12 10:46:17 2350

原创 Gvim基础操作001--help命令

Help命令在打开gvim,在命令行模式下: h 关键字母 可以获得对应的help说明:h Folding 可以获得折叠语法说明:h d 可以获得删除命令语法说明:h s 可以获得替换命令 语法说明

2022-05-22 19:33:22 374 1

原创 PCIE:如何获取PCIE学习资料文档

PCIE学习需要哪些资料文档,以及如何获取

2022-03-19 20:43:30 7989 2

原创 SystemRDL是什么

SystemRDL是什么SystemRDL 是一种寄存器描述语言,由Accellera标准组织发布,目前已有两个版本,分别是SystemRDL 1.0(2013-04-18)和SystemRDL 2.0(2018-01-26)。在官网(SystemRDL (accellera.org))无需注册可以直接下载Language Specification。SystemRDL可以描述不同的寄存器类型、软件访问特性、硬件访问特性、以及寄存器实现方式。例如:软件访问方式,除了包含可读写RW、只读、只写外还有很

2022-03-19 14:01:27 1955 1

原创 PCIE原理-003:EP如何响应bus number和device number

pcie endpoint 如何响应不同BDF的配置请求

2022-03-13 18:07:31 1470

原创 PCIE知识点-002:PCIE协议中的几种bridge

PCI Express to PCI/PCI-X Bridges:又编写为PCIe-PCI/PCI-X Bridge或者PCIe-to-PCI-PCI-X-Bridge,提供PCIE结构到PCI/PCI-X结构的互联PCI-to-PCI bridge :又编写为PCI-PCI bridge,或者缩写为P2P bridge,提供PCI 结构到PCI结构的互联。Switch内部使用的是virtual PCI-PCI bridge。...

2022-03-12 16:40:48 6349 1

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