ikerol-CSDN博客

原创竞争冒险

竞争冒险的产生及其原因在没有考虑信号通过导线和逻辑门的传输延迟时间的理想情况下,门电路的输入与输出为稳定状态。但实际情况是信号通过导线和门电路时,都存在时间延迟;信号发生变化时也有一定的上升时间或下降时间。这样,同一个门的一组输入信号,由于它们在此前通过不同数目的门,经过不同长度导线的传输,到达门电路输入端的两个信号,同时向相反的逻辑电平跳变(一个从1变为0,另一个从0

2014-02-10 14:20:46 2015

转载 FPGA之RS232

串行通讯数据以每次一位的方式传输；每条线用来传输一个方向的数据。由于计算机通常至少需要若干位数据，因此数据在发送之前先“串行化”。通常是以8位数据为1组的。。先发送最低有效位，最后发送最高有效位。异步通讯RS-232使用异步通讯协议。也就是说数据的传输没有时钟信号。接收端必须有某种方式，使之与接收数据同步。对于RS-232来说，是这样处理的:1. 串行线缆的两端事先约定好串

2014-02-10 14:12:24 2511

原创 FPGA之FIFO

一般设计中会直接调用IP core，是不需要写代码的。1：fifo的重要作用就是不同时钟域的数据缓存，只是一种BUF作用。比如不同速率模块间的传输，用fifo做缓存，这时候fifo的容限，也就是深度还是需要根据两者速率计算到恰到好处。当然跨市终于还有其他的解决方法：例如双口RAM，信号握手，高时钟采样，同步器等，跨时钟域的问题面试的时候会经常被提到。重点。2：做位宽匹配，实际上也是一种缓存

2014-02-10 14:09:20 1545

转载 `timescale的理解

在实际应用过程中，如网口IP CORE调试过程中，就会出现不同文件的module在不同的时间单位和精度的情况之下，因此，有必要对这个问题进行深入透彻地了解和分析。下面进行详细分析。I. 在顶层文件里instantiates each module，本身不写`timescale命令，但据说对modelsim的默认情况是`timescale 1ps/1ps，现看看波形图和各模块程序：

2014-02-10 08:55:54 1150 1

原创 PEP20之python之禅

Beautiful is better than ugly.Explicit is better than implicit.Simple is better than complex.Complex is better than complicated.Flat is better than nested.Sparse is better than dense.Reada

2013-09-20 21:46:36 884

转载 IEEE的文章分类

IEEE的文章大体分为3类，letter,magazine,journal/transaction. IEEE letter:属于快报形式，一般发表最新的研究成果，文章要求短小，理论推导要求不高。 IEEE Magazine:这才是属于杂志类，一般要求用文字和图表来表述些最新研究成果，不允许有过多的公式推导。 IEEE Jour/Trans:这两个属于同一类，期刊杂志，但两者面向的

2013-09-18 19:30:27 1526

无人机飞控是一个集单片机技术、传感器技术、GPS导航技术、通讯技术、飞行控制技术、任务控制技术、编程技术等多技术并依托于硬件的高科技产物，因此要能设计好一个飞控，缺少上面所述的任何一项技术都是不可能的，越多的飞行经历和经验能为设计初期提供很多避免出现问题的方法，使得试飞进展能够更顺利，要知道飞控的调试主要就是试飞，不比别的自控产品，试飞是高风险的，一旦坠机，硬件损坏，连事故原因都很难分析，就更难解

2013-08-30 10:41:03 2165

转载精致电子工程师

一．电子工程师最关心的问题：中国有多少电子工程师，中国有多少人在电子相关的行业里工作，中国每年有多少电子新手需要开始他们的电子技术生涯，他们有什么困惑需要去解开。中国缺少什么样的工程师？中国缺少满嘴胡须的电子工程师，中国缺少做轮椅的电子工程师；缺少在一个行业专注几十年的专业资深技术人才。一次参加公司的skip meeting，一位演讲者给我们说“我1975年就开始在这个公司工作了，恐怕在

2013-07-28 09:57:46 1165

转载 FPGA查找表

一.查找表（Look-Up-Table)的原理与结构采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HD

2013-07-28 09:26:28 1401

转载锁存器、触发器、寄存器和缓冲器

一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁

2013-07-28 09:25:01 1050

转载电子工程师

一位强人写的电子工程师起码技术要求1. MCU分类：4位机，51，PIC，AVR，MSP430等系列进行学习；2. 硬件知识：元器件，PCB布线，经典电路，通讯协议，EMC，开发工具；3. 软件知识：ASM，C，C++，VISIO，SmartDraw，SourceInsight，VC++6.0；4. 辅助知识：AutoCAD，Matlab，OrCAD，相关软件，重要项目；5.

2013-07-28 09:21:13 761 1

转载数字电路电平标准

要了解逻辑电平的内容，首先要知道以下几个概念的含义： 1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。 2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。 3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的

2013-07-27 22:33:56 1989

原创 ACM/ICPC

进入中山大学软件学院之前，我的计算机基础几乎为零。一步一步走到今天，回头看看自己走过的路上的一个个脚印，这一路充满着乐趣。第一次知道ACM/ICPC这东西，是在2009年3月2日晚上。当时在学校的BBS闲逛，看到ACM/ICPC校赛的宣传帖子，阅读了比赛规则，感觉挺好玩的，就找了两个同学组了个“打酱油”队去参赛。第一次参加ACM/ICPC比赛，感觉很新鲜、很好玩，我们三个小菜鸟做出了两道题，神

2013-06-24 22:46:22 866

转载大一结束

话说C++课结束了，学生自由了，老师自由了。老贺也有点郁闷了。每天都到CSDN博客中看几次，看动态中弟子们有没有动作。没有，老贺像工作热情高涨突然退休的老劳模，惘然失措。尽管还有其他很多的事情要想要做，缺少了动态中一条条的记录，再不能感慨“老雷又提前把拓展题目也做完了”、“这丫头又熬夜”……不用每周都看一遍，没有省时间，没有省精力。　　课程结束了，学生要投入自主的复习。不止C++一门课，期末的

2013-06-08 10:17:08 608

转载学习管理的技术

苹果的产品总被视为艺术品，而它们的创造者——苹果的员工们，也颇有艺术家的特质，每个工程师都是天才，都个性十足。因此，我深信“放权”才是最好的管理方法。　　我把自己看成公司员工和管理层之间的桥梁，先从高层那里理解大的战略思想，然后传达给员工。我压抑住自己的好奇，克制住每件事都要自己过问的冲动，充分信任员工，给员工一定范围的自由。我深信，这才是真正有艺术的管理。而且作为管理者，当员工的价值观与

2013-06-08 09:13:45 447

kernel