萌新食用:Verilog中wire和reg数据类型的区别
萌新食用:Verilog中wire和reg数据类型的区别最近恰好在学习数电相关知识扯到Verilog中的wire与reg类型数据的区别:总的来说,其实就一句话:wire相当于物理连线,而reg相当于存储单元。下面简单叙述一下具体差别:(1)在基本概念上的差别wire型数据常用来表示以assign关键字指定的组合逻辑信号,模块的输入输出端口类型都默认为wire型,默认初始值是z。reg型表示的寄存器类型,用于always模块内被赋值的信号,必须定义为reg型,代表触发器,常用于时序逻辑电路,默认初
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2020-12-01 23:12:38 ·
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