萌新食用:Verilog中wire和reg数据类型的区别

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萌新食用:Verilog中wire和reg数据类型的区别

最近恰好在学习数电相关知识扯到Verilog中的wire与reg类型数据的区别:
总的来说,其实就一句话:wire相当于物理连线,而reg相当于存储单元。
下面简单叙述一下具体差别:
(1)在基本概念上的差别
wire型数据常用来表示以assign关键字指定的组合逻辑信号,模块的输入输出端口类型都默认为wire型,默认初始值是z。

reg型表示的寄存器类型,用于always模块内被赋值的信号,必须定义为reg型,代表触发器,常用于时序逻辑电路,默认初始值是x。
(2)在赋值语句中的差别
reg型变量既可生成触发器,也可生成组合逻辑; wire型变量只能生成组合逻辑。wire只能被assign连续赋值,reg只能在initial和always中赋值。
(3)端口信号和内部信号的差别
信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号,其它的信号为内部信号。对于端口信号,一旦定义位input或者output端口,默认就定义成了wire类型,输入端口只能是net类型。输出端口可以是net类型,也可以是reg类型。若输出端口在过程块中赋值则为register类型;若在过程块外赋值(包括实例化语句),则为net类型。内部信号类型与输出端口相同,可以是net或reg类型。判断方法也与输出端口相同。若在过程块中赋值,则为reg类型;若在过程块外如assign赋值,则为net类型。
若信号既需要在过程块中赋值,又需要在过程块外赋值。这种情况是有可能出现的,如决断信号。这时需要一个中间信号转换。in/out是一个双向端口, in/out端口不能声明为reg类型,只能是wire类型。

下面给出一个实际程序样例帮助理解:
理解样例

特别鸣谢文章: https://blog.csdn.net/qq_40793742/article/details/82841491
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