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RSS订阅原创 小白学懂分频器（二）
第一个上升沿来临后，计数器从0开始自加1，同时输出1，第二个上升沿来临后，计数器值自加1，输出变为0，第三个上升沿来临计数为2，下一个上升沿来临时，计数器满足要求，开始翻转输出，这样循环。当n不是2的整数次幂时，如n为5，从0计数到n-1，其最高位作为时钟输出（占空比不一定为 50%），即从0计数到4后又返回0，那么需要定义一个三位的寄存器。当进行2、4、8（2的n次）分频时，输出2的n次最高位即为相应分频，并且占空比为50%，但6、10这样的分频，占空比就不是50%了，该怎么办呢？那我们该怎样实现呢？
2023-07-15 09:08:56
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原创 异步FiFO原理及实现
当时钟信号上升沿到来的时候正好采样的数据也在发生变化，但是对于采样的时钟信号，如果想要采样得到一个稳定值，在clk的上升沿的前一段时间有一个建立时间TSU和在clk的上升沿的后一段时间有一个保持时间Th，如果在这两个时间段内采样的信号D发生跳变的话，输出的信号Q就会出现0，1之间跳变的不稳定、不确定状态，从而对采样结果产生干扰，这就是亚稳态。9、rd_en：主机发送给FIFO的读使能，一般受制于FIFO发出的empty信号，若empty信号为高，一般主机会拉低读使能信号，防止从FIFO中读出不确定的数据。
2023-04-05 17:38:44
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原创 FPGA基础（数字电路）
Verilog语言是硬件描述语言而不是设计语言。在写Verilog代码时，大脑要先想好完成的具体功能应该用什么样的电路实现，然后再用Verilog描述出来。
2022-11-18 15:39:30
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原创 MCDF实验5：凛冬的寒风（从verilog到SV的入门lab5）
Lab5主要完成如何定义覆盖率，如何从验证计划到测试用例的实现，最后再到覆盖率的量化。种一棵树最好的时间是十年前，其次是现在。不是吗？
2022-11-03 12:46:27
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原创 MCDF实验4：魔龙的狂舞（从verilog到SV的入门lab4）
1. 实验3结构包含moinitor、checker、generator、initiator、test，这已经是一个完整的仿真结构，实验4可以说是实验3结构的复制粘贴。 2. 实验4将设计变得更复杂，添加了reg寄存器模块，formatter模块。验证过程完全相同，需要像实验3的验证过程一样对这两个模块也做仿真验证。 设计中reg的功能是可以选择从哪个fifo接收数据，并且可以判断fifo余量（之前是margin），可以控制打包的长度。formatter做数据打包。
2022-10-26 13:57:31
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原创 MCDF实验3：群鸦的盛宴（从verilog到SV的入门lab3）
在实验3添加了随机约束来随机化产生的数据，使用了信箱来完成类之间的通信，添加了monitor、checker让验证的组件越来越完整。种一棵树最好的时间是十年前，其次是现在。不是吗？
2022-10-22 18:26:27
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原创 MCDF实验2：冰雨的风暴（从verilog到SV的入门lab2）
在实验1，通过A产生动态数组并赋值给B，B再传给c，完成了激励的发送。总体来说很容易上手。而在实验2产生数据的方式、赋值的方式变为了抽象的概念，对于初学者可能不是很好理解，但你看完这篇文章，不会都难。
2022-10-20 17:13:17
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原创 MCDF实验0：权力的游戏（从verilog到SV的入门lab0）
从MCDF实验来更全面的了解IC验证，将从权力的游戏、列王的纷争、冰雨的风暴、群鸦的盛宴、魔龙的狂舞和凛冬的寒风这六个章节，一步一步讲解实验。种一棵树最好的时间是十年前，其次是现在。不是吗？
2022-10-18 16:21:09
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原创 保姆级教程超硬核包会，SystemVerilog SV 断言
仿真的时候，需要观察某些程序运行的结果是否符合预期，这一需求一般是通过断言来实现。
2022-10-17 14:18:45
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原创 保姆级教程超硬核包会，SystemVerilog SV类(class)
介绍了类的封装、类的继承、类的多态包的使用、随机约束、线程间的同步和通信和类型转化。文章很长但通俗易懂，耐心看下去你会通透的。
2022-10-14 09:00:00
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原创 保姆级超硬核包会，System Verilog SV接口（interface ）
SV中TB的构成主要包括Dut的例化、interface的例化、验证环境的例化三部分。接口类似于一条总线，把零碎的线包装在一起，给那些需要的模块。
2022-10-09 02:59:18
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空空如也
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