verilog学习笔记
jason_child
这个作者很懒,什么都没留下…
展开
-
verilog学习笔记——偶数分频器
N分频,N是偶数module clk_div_N(clk,rst_n,clk_out);parameter N = 20; //分频器N分频parameter t = 4; //计数器的位数//输出端口output clk_out;//输入端口input clk;input rst_n;//端口类型声明reg clk_out;reg原创 2017-03-01 09:07:07 · 10817 阅读 · 4 评论 -
verilog学习笔记——三段式状态机
摩尔状态机的架构 状态转换图 codingmodule finite_fsm(z_o,clk,Rst_n,w_i);//输出端口output z_o;//输入端口input clk;input Rst_n;input w_i;//输出端口类型声明reg z_o;//参数声明parameter IDLE = 2'b00;parameter S0 = 2'b01;param原创 2017-03-05 12:06:22 · 28994 阅读 · 7 评论 -
verilog学习实例——编码器
module encoder_using_if(binary_out, //4位二进制编码输出encoder_in //16位输入enable //编码使能信号);//输出端口output binary_out;//输入端口input enableinput[15:0] encoder_in;//内部变量声明reg[3:0] binary_out;alway原创 2017-02-26 17:57:10 · 9237 阅读 · 1 评论 -
verilog学习笔记——8位带置位信号的计数器
codemodule(out_q, //计数器输出clk, //时钟load, //并行数据载入使能enable, //计数使能data, //置数reset //复位信号);//输出端口output[7:0] out_q;//输入端口input[7:0] data;input clk, reset, enable, load;//内部变原创 2017-03-05 17:39:45 · 15333 阅读 · 1 评论 -
verilog学习笔记——串口
简单串口的实现module uart (reset ,txclk ,ld_tx_data ,tx_data ,tx_enable ,tx_out ,tx_empty ,rxclk ,uld_rx_data ,rx_data ,rx_enable原创 2017-03-05 18:08:58 · 881 阅读 · 0 评论