verilog学习实例——编码器

16位编码器

module encoder_using_if(
binary_out,  //4位二进制编码输出
encoder_in   //16位输入
enable       //编码使能信号
);
//输出端口
output binary_out;
//输入端口
input enable
input[15:0] encoder_in;
//内部变量声明
reg[3:0]  binary_out;

always@(enable or encoder_in) begin                 //always语句产生组合逻辑，此句可改成always@(*)    
    if(enable) begin                                //使能信号enable必须为1，才可以译码
        if(encoder_in == 16'h0002)