verilog编程
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Jazel
Lattice FPGA 螺丝工
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Lattice Propel开发SoC项目BUG集 >>持续更新ing
记录博主在Lattice Shanghai实习期间使用Lattice Propel SDK和Lattice Propel Builder开发Lattice SoC工程中遇到的Bug及其解决方式。(此问题极易诱发脑血栓10级,如果解决了你的问题,一定要点赞)原创 2022-10-01 20:39:41 · 351 阅读 · 0 评论 -
米联客udp_stack以太网协议栈使用教程
使用米联客udp_stack.dcp开发以太网的教程原创 2022-10-06 11:08:31 · 3144 阅读 · 19 评论 -
Lattice Propel在线Debug/Run
本文介绍的是Propel SDK中 Run和debug的使用,在使用了一段时间Propel(Propel SDK & Propel builder)这个“新手劝退软件 ”后,认为十分有必要记录一下部分操作以帮助新手绕过大坑!原创 2022-08-16 20:26:05 · 803 阅读 · 0 评论 -
震惊~Signal <XXX> missing in the sensitivity list is added for synthesis purposes在verilog中警告的解决方法
你是否还在为秃头而烦恼?你是否还在通宵为了赶项目而焦急?朋友,你不是 一个人!看看吧,下面是这个bug的描述:WARNING:HDLCompiler:91 - "F:\FPGA_Doc\AD_test\uart.v" Line 56: Signal <symbol> missing in the sensitivity list is added for synthesis purposes. HDL and post-synthesis simulations may differ a原创 2020-09-30 11:01:36 · 2225 阅读 · 0 评论 -
ISE报错NgdBuild:604解决方法
@ISE报错NgdBuild:604解决方法在使用ISE编写FPGA代码时,从其他地方导入 .v文件,运行时会报图片中的错误。解决方法:在单纯的复制黏贴.v文件并且导入到 ISE 的同时,把 .ngc文件拷贝过来,如下图所示:Rerun后即可解决问题初次上传博文哈,有不对的地方欢迎各位大佬指教...原创 2020-06-28 09:26:28 · 2129 阅读 · 0 评论