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fpga
文章平均质量分 80
Jefferymeng
我是搞模拟的
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在VIVADO上实现的非常简易的RISC-V CPU设计(来自《Verilog数字系统设计》夏宇闻著)
在VIVADO上实现的非常简易的RISC-V CPU设计,来自北航夏宇闻老师编著的《Verilog数字系统设计教程》。 VIVADO、modelsim、RISC-V CPU原创 2022-04-19 20:58:45 · 9825 阅读 · 20 评论 -
用FPGA实现dds的方案详解(保姆级入门教学)(VIVADO18.3、quartus13.1)
最近在整理电脑文件,发现之前准备电赛时写的程序太占用内存了,准备删掉。趁删掉之前,我打算记录一些在网站上,对当时的学习历程进行一些总结和回顾。当时电赛所采用的fpga是因特尔的CycloneIV,软件是quartus,但现在因为课程需要,打算在vivado上也进行重新实现,希望能够对vivado更加熟悉一些。这两者的方法都会在下面的文章中进行体现。当然,程序对两者是完全相同的,我们充分体会到了fpga的可移植性和便利性。以下我的理解都很浅显,大家谨慎观看,欢迎批评指正。利用fpga实现dds输出的方案原创 2022-03-22 17:05:02 · 17962 阅读 · 23 评论 -
数字系统设计实验一:区别begin_end和fork_join块
以下在数字系统设计(verilog)学习过程中联系过的实验,在这里进行记录。1.问题主干:区别begin-end与fork-join语句块,并生成特定信号波形。2.内容分析:Begin_end是串行块,其中每条语句是按顺序从上至下工作;而fork_join是并行块,其中每条语句是并行执行的。与一般对硬件电路工作原理的理解不同,begin_end是可以综合的,即可以生成对应的硬件电路;而fork_join是不能综合的,没有对应的硬件电路,一般仅在testbench文件中使用来进行测试使用。Beg原创 2022-03-20 08:51:02 · 2085 阅读 · 0 评论