Libero设计流程

最新推荐文章于 2024-08-15 17:34:31 发布

haienenen

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本文链接：https://blog.csdn.net/jiachunchun/article/details/90235548

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本文档详细介绍了使用Libero进行HDL设计的步骤，从创建测试文件开始，通过配置options进行第一次仿真，接着进行综合并运行第二次仿真。在确保模块全部成功后，进行第三次仿真，并连接烧录器进行硬件验证。最后，打开电源，烧录成功后拔下烧录器，通过主界面检查IO引脚以进行接线操作。

摘要由CSDN通过智能技术生成

HDL源文件

// 3217005109_BasGate.v
module gates_1(A,B,Y1,Y2,Y3,Y4,Y5);
    input A,B;
    output Y1,Y2,Y3,Y4,Y5;
    assign Y1=A&B; //为输出信号赋值；可以使用三目运算符：y = (s == 0) ? a : b; s为0时y=a,否则y=b
    assign Y2=A|B;
    assign Y3=~(A&B);
    assign Y4=~(A|B);
    assign Y5=A^B;
endmodule
module gates_2(A,Y);
    input [1:6]A;
    output [1:6]Y;
    assign Y=~A;
endmodule

//3输入、1输入的举重裁判表决电路
module gates_3(A,B,C,Y);
    input A,B,C;
    output Y;
    assign Y=A&B|B&C|A&C;
endmodule

//3输入、1输入的交通灯故障检测电路
module gates_4(R,Y,G,Z);
    input R,Y,G;
    output Z;
    assign ~(R|Y|G)|RY|RG|YG;
endmodule

按hdl editor旁边那个按钮新建测试文件

// test_BasGate.v
`timescale 1ns/1ns
module testBasGate_1();
    reg A,B; //输入信号：reg表示需要保存
    wire Y1,Y2,Y3,Y4,Y5; //wire：默认类型，不保存值
    gates_1 v1(A,B,Y1,Y2,Y3,Y4,Y5