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RSS订阅原创 Identify Debug 从服务器导入到本地抓取波形。
LIBRRO中的IDENTIFY DEBUG，如何从服务器上获取文件，在本地抓取波形。
2024-04-12 10:55:56
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原创 只记载疑难杂症！！！
奇奇怪怪的问题太多了，那就记个错题集吧！1.Error (10170): Verilog HDL syntax error at mcp4822.v(18) near text: “output”; expecting “)”. Check for and fix any syntax errors that appear immediately before or at the specified keyword. The Intel FPGA Knowledge Database contains
2022-05-17 17:54:15
2003
原创 Verilog fpga UART串口收发的实验
写在前面：这是个FPGA串口收发的实验，发送一个字节，发送完返回一个字节（返回字节可以自己设定）。波特率是9600。在B站的开发视频上改的，看不懂代码的去看一遍视频就可以了，链接是https://www.bilibili.com/video/BV1KE411h7AZ?p=15这个是接收端，发送端在这个视频同期的上一个视频。首先是发送端的模块：/**************************************************** Module Name : uart_byte_
2021-04-26 11:59:01
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原创 verilog的基础语法
verilog中，常量可以整数也可以实数。整数的表示方法：’其中size：位宽大小，由十进制数表示的位数（bit）表示，缺省为32位base：数基，可为2（b）、8(o)、 10（d）、16（h）进制。缺省为10进制value：是所选数基内任意有效数字，包括X、Z。例如：8’b0000_1111，4’hf，5‘d100等等。条件选择语句 ？ ：例如：assign c = sel ?...
2020-04-01 13:19:45
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原创 2.FPGA开发板烧写程序断电存在的方式
2.开发板烧写程序断电存在的方式之前每次烧写程序断电之后还是要重新烧写，我以为板子是和网吧电脑一样的断电重启呢。。。后来看了黑金开发板的视频发现自己实在是太蠢了，步骤发上来分享一下给大家，希望我赶快变身大佬，不要再被diss 哈哈哈哈然后先擦除掉之前的程序然后烧写现在的程序大家也可以去网上 买个开发板 一般他们都是送教程的 学起来也比较快 我可不是托哈。。。还有三天就放...
2020-04-01 12:01:29
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原创 QUARTUS PRIME 调用 MODELSIM仿真的步骤
QUARTUS PRIME 调用 MODELSIM仿真的步骤用了一天的时间解决的仿真问题，分享给大家，节约点时间少走点弯路吧，用的是ALTERA的官网上的免费版本，大家一起沟通交流吧。1.创建时选取modelsim altera2.点击编译和运行3.点击tools–options–EDA TOOL options 将modelsim altera 的文件执行路径添入（路径一般是modelsim_ase\win32alo...
2020-03-20 13:40:09
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UART模块，多字节发送和接收，可循环。字节长度可更改。
2022-05-19
AD5165BUJZ100 FPGA VERILOG SPI ALTERA
2022-05-18
空空如也
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