20210123 张大佳MCU VHDL常用语法 ---- Port map and OPEN
VHDL常用语法 ---- Port map and OPEN FPGA---基本功 日常记录 备忘Two ways to map the PORTS of a COMPONENT during its instantiation:1 第一种 变量和引脚关联方式 Positional mapping,ports x and y correspond to a and b, respectively.COMPONENT inverter IS PORT (a: IN STD_LOG.
原创
2021-01-23 22:28:20 ·
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