Verilog语法

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基本状态及进制

逻辑0：表示低电平，GND；

逻辑1：表示高电平，VCC；

逻辑X:表示未知，有可能是高电平，也有可能是低电平；

逻辑Z：表示高阻态，外部没有激励信号，是一个悬空状态；

Verilog数字进制包括二进制（b\B）、八进制(o/O)、十进制(d\D)、十六进制(h\H)

一般常用的为二进制、十进制和十六进制。

二进制表示如下：4'b0101表示4位二进制数字0101

十进制表示如下：4'd2表示4位十进制数字2(二进制0010)

十六进制表示如下：4'ha表示4位十六进制数字a(二进制1010)

注意：Verilog中若没有指定位宽，则默认32位位宽。

下划线增加程序可读性，编译时会自动忽略掉：

16'b1001_1010_1010_1001 = 16'h9AA9 

标识符

标识符用于定义模块名、端口名、信号名等。

标识符可以时任意一组字母、数字、$符号和下划线符号的组合；

但标识符的第一个字符必须是字母或者下划线；

标识符是区分大小写的；

标识符推荐写法：

不建议大小写混合使用；

普通内部信号建议全部小写；

信号命名最好体现信号的含义，简洁、清晰、易懂；（用下划线区分词，采用一些前缀或后缀）

数据类型

寄存器数据类型、线网数据类型和参数数据类型

寄存器类型：

寄存器表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器存储的值，

寄存器数据类型的关键字是reg，reg类型数据的默认初始值为不定值x

reg [31:0] delay_cnt;  //[31:0]表示这是一个32位的寄存器,高位在前，低位在后
reg key_reg;   //没有给定位宽，默认位宽为1

reg类型数据只能在always语句和initial语句中被赋值。

如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量为触发器；

如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线。

线网类型：

线网数据类型表示结构实体之间的物理连线。

线网类型的变量不能存储值，它的值由驱动它的元件决定的。

驱动线网类型变量的元件有门、连续赋值语句、assign等

如果没有驱动原件接到线网类型的变量上，则该变量就是高阻的，即其值为z.

线网数据类型包括wire型和tri型，其中最常用的就是wire类型

wire key_flag;//未指定位宽，默认为1位，使用中括号指定位宽

参数类型：

参数就是一个常量，用parameter定义常量。

可以一次定义多个参数，参数与参数之间需要用逗号隔开。

每个参数定义的右边必须是一个常数表达式。

parameter H_SYNC = 11'd41;
parameter H_BACK = 11'd2;

参数型数据常用于定义状态机的状态、数据位宽和延迟大小等。

在模块调用时，可通过参数传递来改变被调用模块中已定义的参数。

运算符

算术运算符

符号	使用方法	说明
+	a+b	a加上b
-	a-b	a减去b
*	a*b	a乘以b
/	a/b	a除以b
%	a%b	a模除b

关系运算符

 

逻辑运算符

符号	使用方法	说明
!	!a	a的非
&&	a&&b	a与上b
||	a||b	a或上b

条件运算符

符号	使用方法	说明
?:	a?b:c	如果a为真，就选择b，否则选择C

位运算符

符号	使用方法	说明
~	~a	将a的每个位进行取反
&	a&b	将a的每个位与b相同的位进行相与
|	a|b	将a的每个位与b相同的位进行相或
^	a^b	将a的每个位与b相同的位进行异或

移位运算符

两种移位运算都用0来填补移出的空位。

左移时，位宽增加；右移，位宽不变。

符号	使用方法	说明
<<	a<<b	将a左移b位
>>	a>>b	将a右移b位

拼接运算符

符号	使用方法	说明
{}	{a,b}	将a和b拼接起来，作为一个新信号

运算符优先级：

Verilog注释

有两种注释方式：

（1）以//开头，它表示以//开始到本行结束都属于注释语句。

（2）以/*开始，*/结束，在两个符号之间的语句都是注释语句，因此可扩展到多行。

Verilog关键字

Verilog程序框架

Verilog的基本设计单元是模块。

一个模块是由两个部分组层的，一部分描述接口，另一部分描述逻辑功能。

每个Verilog程序包括4个主要的部分：

端口定义、IO说明、内部信号声明、功能定义。

assign语句用于赋值。

注意：在always块中，逻辑是顺序执行的。而多个always块之间是并行的。

模块的调用

在模块调用时，信号通过模块端口在模块之间传递。

结构语句

initial 和 always

initial语句它在模块中只执行一次。它常用于测试文件的编写，用来产生仿真测试信号，或者用于存储器赋初值。

always语句一直在不断地重复活动。但是只有和一定的时间控制结合在一起才有作用。

always的时间控制可以是沿触发，也可以是电平触发；可以是单个信号，也可以是多个信号，多个信号中间要用关键字or连接。

always语句紧跟的过程块是否运行，要看它的触发条件是否满足