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fpga
九章子
这个作者很懒,什么都没留下…
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verilog实现cache
完整的cache设计原创 2023-02-01 14:37:40 · 1049 阅读 · 0 评论 -
时序约束之相关概念
时序分析时FPGA设计中永恒的话题,也是FPGA开发人员设计进阶的必由之路。慢慢来,先介绍时序分析中的一些基本概念。1. 时钟相关时钟的时序特性主要分为抖动(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3点。对于低速设计,基本不用考虑这些特征;对于高速设计,由于时钟本身的原因造成的时序问题很普遍,因此必须关注。1. 时钟抖动 (cl转载 2016-02-03 11:26:03 · 683 阅读 · 0 评论