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RSS订阅原创 【ZYNQ-7000】AXI总线
AXI（高级可扩展接口），是ARM AMBA的一部分AMBA:高级为控制总线架构，是开放的片内互联的总线标准，能在多主机设计中实现多个控制器和外围设备之间的连接管理。
2022-11-10 16:16:01
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原创 FPGA设计中端口定义类型wire or reg自己的一些理解
在初学FPGA时，对于模块输入/输出端口类型定义，以及在top_down模块调用、testbench例化时常常会遇到端口类型定义模糊的情况，是reg型还是wire型？在verilog中的端口具有以下三种了类型：input、output、和inout。所有的端口隐含地声明为wire类型如果输出类型的端口需要保存数值，则必须将其显式的声明为reg数据类型。input和inout类型的端口声明必须位wire型。
2022-09-17 11:10:17
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原创 Verilog中移位寄存器的描述以及理解
。线性反馈移位寄存器的应用包括生成伪随机数，伪随机噪声序列，快速数字计数器，还有扰频器。线性反馈移位寄存器在硬件和软件方面的应用都非常得普遍。循环冗余校验中用于快速校验传输错误的数学原理，就与线性反馈移位寄存器密切相关。运行LFSR时，由各个触发器生成的模式是伪随机的，这意味着它接近随机。 它不是完全随机的，因为从LFSR模式的任何状态，您都可以预测下一个状态。 有一些重要的移位寄存器属性需要注意：
2022-09-15 18:50:09
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原创 【FPGA学习】对FIFO的理解及双FIFO流水操作实验
FIFO（First input First Output） ，即先入先出，本质上是一个RAM，FIOF和RAM的共同点在于都是能储存数据，都有控制读和写的信号，不同点在于FIOF没有地址，因此不能任意指定读取某个数据，数据只能按照数据输入的顺序输出，且读写可以同时进行。如果将数据把fifo的深度写满，数据将不能在进去，也不会覆盖原来的数据，读取fifo的数据也只能读一遍，读完一遍fifo就空了，需要再往fifo写数据才能读出新的数据，否则读出的数据一直是最后一次读fifo时的数据。..........
2022-08-27 14:40:27
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原创 【FPGA学习】ISE调试助手：逻辑分析仪（ChipScope Pro）
与Modelsim软件仿真有所不同，chipscope pro是在线式的仿真，更准确的观察数据的变化，方便调试。是一个可以随时监测FPGA数据变化的一个便捷工具，而且Schipscope pro并不是一个仿真工具，准确地说，应该是一个强大的嵌入式示波器。...
2022-08-17 14:43:06
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原创 【FPGA学习】按键切换呼吸灯实验
呼吸灯的实现主要是利用人眼视觉差来实现“呼”“吸”过程的效果，我们只需产生一个逐渐改变占空比的方波即可，即PWM。我们可以将2秒等分为1000份，这样每一个份即为2/1000s，假设第一份2/1000s为高电平（占空比100%），然后逐渐减少占空比，经过1000次以后，该方波占空比变为0，我们设定方波为高电平时，led灯亮，否则灭，这样我们就实现了从亮到灭的“”呼“”过程，类似的对于“吸”这个过程，我们需要设置一个flag_r标志信号，使其亮灭与“呼”过程相反即可。下图给出了该方波占空比的波形图。...
2022-07-31 00:34:04
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原创 【FPGA学习】时钟分频
一般来说 开发板上面只有一个晶振，即只有一种时钟频率，但是我们有时候需要用到不同频率的时钟，若想要更慢的时钟，则可以将该固定的是何种进行分频，若想要更快的时钟，则可以在这个固定的时钟上进行倍频。无论是分频还是倍频，我们都有两种方法，一种你是使用pll核，另外一种是手动用verilog hdl描述。（适用于整数比的分频），只有调用pll核才能进行倍频，一般在进行非整数比的分频或者倍频的情况下都使用pll核pll为专用电路他生成的时钟到每一级寄存器时间延迟是固定的，称这个时钟网络的时钟偏斜比较小...
2022-07-27 23:12:18
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原创 【FPGA学习】按键消抖
上面的时序图 大致描述了按键消抖的主要思路：由key_r1和key_r2形成两个边沿触发信号上升沿（cnt_pos）和 下降沿信号（cnt_neg），计数器cnt根据cnt_pos和cnt_neg来判断开始计数和终止计数。当计数器记满20ms后产生key_flag信号，并且key_state跳转低电平，整个前抖动滤除动作完成，后抖动同样道理。...
2022-07-17 20:15:23
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空空如也
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