FPGA设计中端口定义类型wire or reg自己的一些理解

最新推荐文章于 2024-05-20 16:18:55 发布
最新推荐文章于 2024-05-20 16:18:55 发布
阅读量2k 收藏 18
点赞数 2
分类专栏： Spartan-6 文章标签： fpga开发 学习
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/jkgkj/article/details/126902303
版权

        在初学FPGA时，对于模块输入/输出端口类型定义，以及在top_down模块调用、testbench例化时常常会遇到端口类型定义模糊的情况，是reg型还是wire型？

模块端口声明

        在verilog中的端口具有以下三种了类型：input、output、和inout。所有的端口隐含地声明为wire类型
如果输出类型的端口需要保存数值，则必须将其显式的声明为reg数据类型。output reg out;
input和inout类型的端口声明必须位wire型，因为reg类型的变量是用于保存数值的，而输入端口只反映与其相连的外部信号的变化，并不能保存这些信号的值。
对于模块的具体定义类型得从内部外部来分析这样更容易理解

输入端口

        从模块自身（内部）来说，输入端口必须为wire（线网）型，他是从模块自身这个角度来看的，外部可看为黑盒，不论外部是哪种形式的信号，“我”只接收wire型

​

         从外部模块的角度来看，输入端口可连接到wire或者reg数据类型的变量，这常常在top_down设计模块调用，以及tesbench模块例化的时候会遇到这种情况。

​

 输出端口

        从模块内部来讲，输出端口可以是线网或者reg数据类型

​

从模块外部来看，输出必须连接到线网类型的变量，而不能连接到reg类型的变量。

输入/输出端口

         从模块内部来讲，输入/输出端口必须为线网数据类

         从模块外部来看，输入/输出端口也必须连接到线网类型的变量

参考Verilog端口连接规则_「已注销」的博客-CSDN博客_verilog 端口连接

jkgkj
关注
  • 2
    点赞
  • 踩
  • 18
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
FPGA中双向端口的设计问题
08-05
在工程应用中,双向电路是设计者不得不面对的问题.在实际应用中,数据总线往往是双向的.如何正确处理数据总线是进行时序逻辑电路设计的基础.
FPGA的一些个人经验体会
Eagle_gqs
03-30 3113
初学FPGA的一些经验体会，大杂烩
基于FPGA的DS2431 DS2408读写操作（1-wire多器件）
qq_54111152的博客
03-19 1045
1-Wire总线是一种简单的信号交换架构，通过一条线路在主机与外围器件之间进行双向通信。所有的1-Wire总线都具有一个共同的特征：无论是芯片内还是iButton内，每个器件都有一个互不重复的、工厂光刻的序列号，因此，每个器件都是唯一的。这样就允许从众多连到同一总线的器件中独立选择任何一个器件。当1个、2个甚至多个1-Wire器件能共用一条线路进行通信，可以采用二进制位检索法依次查找每一个器件。一旦器件的序列号已知，通过寻址该序列号，就可以唯一地选出该器件进行通信。1-Wire软件资源指南和器件说明。
FPGA的wire和reg类型变量 fpga开发.pdf
04-22
FPGA的wire和reg类型变量 fpga开发.pdf
FPGA模块例化以及输入输出端口定义
摸鱼宗宗主的博客
06-04 5672
端口连接规则 将一个端口看成由相互链接的两个部分组成，一部分位于模块内部，另一部分位于模块外部。当在一个模块中调用（实例引用）另一个模块时，端口之间的连接必须遵守一些规则。 1、输入端口：从模块内部来讲，输入端口必须为线网数据类型，从模块外部来看，输入端口可以连接到线网或者reg数据类型的变量。 2、 输出端口：从模块内部来讲，输出端口可以是线网或者reg数据类型，从模块外部来看，输出必须连接到线网类型的变量（显式，隐式），而不能连接到reg类型的变量。 3、输入/输出端口（必须为wire） 从模块内部来讲
FPGA：串口、COM口、UART口, TTL、RS-232、RS-485到底有啥区别
千歌叹尽执夏的博客
06-27 1497
        调试时总是会遇到各种各样的接口，各种各样的转换板，似懂非懂的感觉很不爽!         首先，串口、UART口、COM口、USB口是指的物理接口形式(硬件)。而TTL、RS-232、RS-485是指的电平标准(电信号)。         串口：串口是一个
EDA/PLD中的FPGA设计流程
12-09
Altera的Quartus:registered: II 是业内领先的FPGA设计软件，具有最全面的开发环境，实现无与伦比的性能表现，而且效率高，易于使用。...图1是一些Quartus II软件FPGA设计流程选项的高级实例。有些步骤可能与图
高手分享FPGA设计中的一些经验
07-19
本文分享了一些FPGA设计的经验，希望能对 IC 设计的新手有一定的帮助，能使得少走一些弯路!
wire和reg的区别
08-04
文章介绍了wire和reg的区别。
基于FPGA三大串行通信接口简单概述
zhangningning1996的博客
01-04 5025
三大串行通信接口 在通信中，通用串行总线通信接口是以下三种： 1、UART：rx(数据接收线)，tx(数据发送线)； 2、SPI：cs_n(片选信号)，sck（串行时钟线），sdi（数据输入线），sdo（数据输出线）； 3、IIC：sda(数据线)，scl（时钟线）； 其中UART全称：通用异步收发传输器 异步和同步的定义：数据采样时，如果是时钟沿采样则为同步，否则为异步。 UART、IIC是异步...
FPGA中的wire与reg
ellomoto的博客
09-18 3828
wire指的是直接运行，没有等待周期，跟导线一样 reg指的是等待触发信号，比如上升沿下降沿触发等，是有条件的
FPGA学习笔记——wire和reg数据以及组合逻辑和时序逻辑
Dududu_Boom的博客
10-09 3255
Testbench 编写 wire和reg使用方法 wire语句表示以assign关键字指定的组合逻辑信号，模块的输入输出都默认为wire型，相当于物理接线。 reg语句表示寄存器类型。用于always模块内被赋值的信号，必须定义为reg类型，代表触发器，常用于时序逻辑。 信号分为端口信号（出现在端口列表）和内部信号，端口信号默认为wire类型。 wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 （https://www.cnb
FPGA 组合逻辑 wire assign 、时序逻辑 reg always使用总结
赵隆宇的博客
06-04 359
只由逻辑门和电线构成，没有存储器件；输出仅与输入有关，不存在任何时序关系（与时钟信号的上升沿，下降沿，电平均无关）；：任何时刻的输出，与该时刻的输入信号有关+该时刻以前的输入信号（存储电路：计数器、寄存器、触发器、时钟翻转，锁存器）共同决定。：用wire 定义变量而不是端口， assign 变量 =(（条件）&&（条件）或（条件）非（条件）)“=” 立即执行，不会执行下条语句。
FPGA参数定义 reg&wire 详解
居安士的博客
03-08 6968
Verilog输入输出定义，例化定义，仿真定义三种情况下的参数定义写reg还是wire
FPGA 入门 —— 信号类型与功能描述
ppqppl的博客
03-22 774
FPGA 入门 —— 信号类型 信号类型 数据类型主要包括两种，线网类型(net tye)和寄存器类型(reg type)，在进行工程设计的时候也只会使用到这两种类型的信号 信号位宽 定义信号类型的同时，必须定义好信号的位宽，默认信号位宽时一位(如果我们没有定义信号位宽即没有描述，那就是一位) 信号位宽取决于要改信号表示的最大值，该信号能表示的无符号最大值时：$ 2^n-1 $，其中 n 表示该...
fpga中wire和reg的区别（参考网络）
z610869926的博客
10-11 735
转载 fpga中wire和reg的区别（参考网络） ...
FPGA搭积木之按键消抖(改进版)
最新发布
xxqlover的博客
05-20 550
昨天分享的关于FPGA对机械按键消抖的设计，有读者指出了其中的不足，并给出了他的思路。今天就读者的设计思路，来再做一个按键消抖模块。这个程序大概是大学的时候写的，当时才开始学，没考虑那么多。现在开始写博客，才陆续把以前写过的东西翻出来、分享。大家对文章有问题，欢迎来和我讨论。
对systemverilog/verilog中forever语法的理解
qq_33300585的博客
05-20 84
对systemverilog/verilog中forever语法的理解
FPGA火在哪里？（从商业和专业角度分析）
Janice01的博客
05-10 1492
FPGA偏硬件，用语言（verilog、vhdl）或者图形（ip block）描述硬件电路，适合做底层通信时快速的硬协议。个人感觉，今后国家的大趋势应该是恶补底层建筑，应用范围比较广，而且自学难度大，适合投入整个本科或研究生阶段去学。FPGA在嵌入式领域的应用，只是FPGA广阔应用中很小的一部分。作为学生，FPGA更多的是作为载体，用来帮助你来学习和理解更多专业知识，并且提高自己的动手能力和技术水平。免责声明：本文内容部分摘抄自网络，仅供各位参考不做任何商业及其他用途。部分链接。
基于fpga的可调波特率uart端口实现的代码
09-06
### 回答1： 下面是基于FPGA的可调波特率UART端口实现的代码（以Verilog语言为例）： ```verilog module uart( input clk, //时钟信号 input reset, //复位信号 input [7:0] data_in, //输入数据 input tx_en, //发送使能信号 input rx_en, //接收使能信号 output [7:0] data_out, //输出数据 output tx_busy, //发送忙碌信号 output rx_busy //接收忙碌信号 ); //参数定义 parameter BAUD_RATE = 9600; //波特率 parameter CLK_FREQ = 50000000; //时钟频率 //内部信号定义 reg [7:0] tx_data; //发送数据寄存器 reg tx_busy_reg; //发送忙碌寄存器 reg [7:0] rx_data; //接收数据寄存器 reg rx_busy_reg; //接收忙碌寄存器 reg [3:0] bit_cnt; //位计数器 reg [31:0] baud_tick; //波特率计数器 reg [31:0] baud_tick_max; //波特率计数器最大值 reg tx_en_reg; //发送使能寄存器 reg rx_en_reg; //接收使能寄存器 reg tx_start; //发送开始标志位 reg [2:0] rx_state; //接收状态机状态 //波特率计数器最大值计算 assign baud_tick_max = CLK_FREQ / BAUD_RATE; //接收状态机定义 localparam IDLE = 3'd0; //空闲状态 localparam START = 3'd1; //起始位状态 localparam DATA = 3'd2; //数据位状态 localparam STOP = 3'd3; //停止位状态 always @(posedge clk) begin if (reset) begin rx_busy_reg <= 1'b0; rx_data <= 8'h00; rx_state <= IDLE; end else begin case (rx_state) IDLE: begin if (rx_en_reg && !rx_busy_reg && !rx_en) begin rx_busy_reg <= 1'b1; rx_state <= START; end end START: begin if (rx_en_reg && rx_busy_reg) begin bit_cnt <= 4'h0; rx_data <= 8'h00; rx_state <= DATA; end else begin rx_busy_reg <= 1'b0; rx_state <= IDLE; end end DATA: begin if (rx_en_reg && rx_busy_reg) begin rx_data <= {rx_data[6:0], data_in}; bit_cnt <= bit_cnt + 1; if (bit_cnt == 4'h9) begin rx_busy_reg <= 1'b0; rx_state <= STOP; end end else begin rx_busy_reg <= 1'b0; rx_state <= IDLE; end end STOP: begin if (rx_en_reg && rx_busy_reg) begin if (data_in) begin rx_busy_reg <= 1'b0; data_out <= rx_data; rx_state <= IDLE; end else begin rx_busy_reg <= 1'b0; rx_state <= IDLE; end end else begin rx_busy_reg <= 1'b0; rx_state <= IDLE; end end default: begin rx_busy_reg <= 1'b0; rx_state <= IDLE; end endcase end end //发送模块定义 always @(posedge clk) begin if (reset) begin tx_busy_reg <= 1'b0; tx_data <= 8'h00; bit_cnt <= 4'h0; baud_tick <= 0; tx_en_reg <= 1'b0; tx_start <= 1'b0; end else begin if (tx_en_reg && !tx_busy_reg) begin tx_busy_reg <= 1'b1; baud_tick <= 0; bit_cnt <= 4'h0; tx_data <= data_in; tx_start <= 1'b1; end else if (tx_start) begin baud_tick <= baud_tick + 1; if (baud_tick == baud_tick_max) begin baud_tick <= 0; tx_start <= 1'b0; bit_cnt <= 4'h1; end end else begin baud_tick <= baud_tick + 1; if (baud_tick == baud_tick_max) begin baud_tick <= 0; if (bit_cnt == 4'h9) begin tx_busy_reg <= 1'b0; bit_cnt <= 4'h0; end else begin bit_cnt <= bit_cnt + 1; end end end end end //数据输入输出 assign data_out = rx_data; assign tx_busy = tx_busy_reg; assign rx_busy = rx_busy_reg; //使能信号 assign tx_en_reg = tx_en; assign rx_en_reg = rx_en; endmodule ``` 上述代码实现了一个可调波特率UART端口，支持发送和接收数据，并且波特率可以通过参数`BAUD_RATE`进行配置。在实际应用中，还需要根据具体的FPGA平台进行修改和优化。 ### 回答2： 实现基于FPGA的可调波特率UART端口的代码需要考虑以下几个方面： 1. 波特率生成器：可通过FPGA内部时钟信号和预设波特率值来生成波特率产生的时钟信号。 2. UART发送器：通过将要传输的数据与起始位、数据位和停止位按照一定协议进行处理，输出到UART端口。 3. UART接收器：通过监控UART端口的接收信号，按照一定协议解析接收到的数据，并输出到外部。 通过结合这三个模块，可以实现基于FPGA的可调波特率UART端口的代码。以下是一个简化的示例代码： ```verilog module UART ( input wire clk, // 内部时钟信号 input wire rst, // 复位信号 input wire start, // 传输开始信号 input wire [7:0] data, // 要传输的数据 output reg tx, // UART发送数据信号 input wire rx // UART接收数据信号 ); // 波特率参数，可根据需要进行调整 parameter BUAD_RATE = 9600; // 波特率计数器 reg [15:0] baud_counter = 0; // 波特率计数器阈值 reg [15:0] baud_threshold = 0; // 发送数据状态 reg [3:0] tx_state = 0; // 接收数据状态 reg [3:0] rx_state = 0; always @(posedge clk or posedge rst) begin if (rst) begin // 复位时初始化各个变量 baud_threshold <= 0; baud_counter <= 0; tx_state <= 0; rx_state <= 0; tx <= 0; end else begin // 根据波特率参数设置波特率计数器阈值 baud_threshold <= clk_freq / BUAD_RATE; // 发送状态机 case (tx_state) 0: begin // 空闲状态，等待传输开始信号 if (start) begin tx_state <= 1; tx <= 0; end end 1: begin // 传输起始位 tx_state <= 2; tx <= 1; end 2: begin // 发送数据位 tx_state <= 3; tx <= data[0]; end 3: begin // 发送停止位 tx_state <= 0; tx <= 1; end endcase // 波特率计数器递增 if (baud_counter == baud_threshold - 1) begin baud_counter <= 0; end else begin baud_counter <= baud_counter + 1; end end end // 接收状态机 always @(posedge clk or posedge rst) begin if (rst) begin rx_state <= 0; end else begin case (rx_state) 0: begin // 接收起始位 if (!rx) begin rx_state <= 1; end end 1: begin // 接收数据位 rx_state <= 2; end 2: begin // 接收停止位，并输出接收到的数据 rx_state <= 0; // 输出数据 end endcase end end endmodule ``` 上述代码是一个简化的示例，具体实现可能根据具体的FPGA平台和需求进行调整。代码中通过时钟信号和波特率参数控制发送和接收的时序和波特率，并可以方便地进行调整和配置。在实际应用中，可能还需要添加错误检测、缓冲器等功能来提高性能和稳定性。 ### 回答3： 基于FPGA的可调波特率UART端口实现需要编写相应的Verilog代码。以下是一个简单的实现示例： ``` // 定义模块 module UART ( input wire clk, // 时钟输入 input wire reset, // 复位输入 input wire enable, // 使能输入 input wire[7:0] data_in, // 数据输入 input wire baud_rate, // 波特率输入 output wire tx // 串口输出 ); // 内部计数器和寄存器 reg [3:0] counter; reg [7:0] baud_counter; reg [7:0] data_reg; reg tx_reg; // 状态定义 localparam IDLE_STATE = 2'b00; localparam START_STATE = 2'b01; localparam DATA_STATE = 2'b10; localparam STOP_STATE = 2'b11; reg [1:0] state; // 时钟分频计算 parameter SYS_CLK_FREQ = 50000000; // 系统时钟频率 reg [15:0] baud_divisor; always @(posedge clk, posedge reset) begin if (reset) begin // 复位所有寄存器和计数器 baud_divisor <= 16'h0000; counter <= 4'b0000; baud_counter <= 8'd0; data_reg <= 8'h00; tx_reg <= 1'b1; state <= IDLE_STATE; end else begin // 计算波特率分频器的值 baud_divisor <= SYS_CLK_FREQ / (buad_rate * 16); // 波特率计数 if (baud_counter == baud_divisor - 1) begin baud_counter <= 0; end else begin baud_counter <= baud_counter + 1; end // 状态机控制 case (state) IDLE_STATE: begin if (enable) begin state <= START_STATE; end else begin state <= IDLE_STATE; end end START_STATE: begin tx_reg <= 0; state <= DATA_STATE; end DATA_STATE: begin counter <= counter + 1; if (counter == 3) begin data_reg <= data_in; state <= STOP_STATE; end else begin data_reg <= {data_reg[6:0], 1'b0}; end end STOP_STATE: begin tx_reg <= 1; state <= IDLE_STATE; end endcase end end assign tx = tx_reg; endmodule ``` 这个代码实现了一个基于FPGA的可调波特率UART端口模块。它使用有限状态机控制UART的发送逻辑，并根据输入的波特率设置时钟分频器的值，实现可调波特率功能。在时钟的上升沿检测输入信号并根据状态进行相应的操作，将数据通过串口输出tx。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值