FPGA设计中端口定义类型wire or reg自己的一些理解

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#fpga开发 #学习

        在初学FPGA时，对于模块输入/输出端口类型定义，以及在top_down模块调用、testbench例化时常常会遇到端口类型定义模糊的情况，是reg型还是wire型？

模块端口声明

        在verilog中的端口具有以下三种了类型：input、output、和inout。所有的端口隐含地声明为wire类型
如果输出类型的端口需要保存数值，则必须将其显式的声明为reg数据类型。output reg out;
input和inout类型的端口声明必须位wire型，因为reg类型的变量是用于保存数值的，而输入端口只反映与其相连的外部信号的变化，并不能保存这些信号的值。
对于模块的具体定义类型得从内部外部来分析这样更容易理解

输入端口

        从模块自身（内部）来说，输入端口必须为wire（线网）型，他是从模块自身这个角度来看的，外部可看为黑盒，不论外部是哪种形式的信号，“我”只接收wire型

​

         从外部模块的角度来看，输入端口可连接到wire或者reg数据类型的变量，这常常在top_down设计模块调用，以及tesbench模块例化的时候会遇到这种情况。

​

 输出端口

        从模块内部来讲，输出端口可以是线网或者reg数据类型

​

从模块外部来看，输出必须连接到线网类型的变量，而不能连接到reg类型的变量。

输入/输出端口

         从模块内部来讲，输入/输出端口必须为线网数据类

         从模块外部来看，输入/输出端口也必须连接到线网类型的变量

参考Verilog端口连接规则_「已注销」的博客-CSDN博客_verilog 端口连接

Wire FPGA 连线设计
学习使你进步。
07-01 299
在这个例子中，我们定义了一个叫做 wire_fpga 的模块，包括输入时钟 clk、复位信号 reset、两个输入信号 a 和 b，以及一个输出信号 c。Wire FPGA 是一款基于 FPGA 的开源项目，旨在为用户提供更加便捷和高效的硬件设计体验。在这个过程中，Vivado 会根据我们提供的代码自动生成硬件连线路径，并将其烧录到 FPGA 开发板中。总结一下，Wire FPGA 连线设计是一项功能强大且易于使用的工具，它可以帮助我们轻松实现各种硬件设备设计，提高我们的工作效率。
FPGA中wire型的线性单驱动技术
与其临渊羡鱼,不如退而结网
06-24 271
同时，我们将接收端的输入信号rx_ready绑定到名为ready的输入端口上，将发送端的输入信号tx_ready绑定到名为ready的输入端口上。总之，FPGA中的wire型线性单驱动技术是一种非常强大的数字信号传输方式，可以为各种应用场景提供高效、快速、可靠的数据传输服务。FPGA中的wire型线性单驱动技术是一种非常高效的数字信号传输方式，它可以在FPGA内部或FPGA与其他硬件之间进行快速而可靠的串行数据传输。在FPGA中，wire型线性单驱动技术是使用Verilog语言实现的。
信号用wire类型还是reg类型定义
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10-05 1066
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ZHE21
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这个不必多说，固定搭配。因为initial块与always块一样，都是引导时序电路的，因此，只能用reg型。
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