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RSS订阅原创 玻纤效应的时序偏差
在 2007 年 DesignCon 上由 Gustavo Blando 等人撰写的一篇论文“差分传输线中不对称引起的损耗”中，他们展示了正 （D+） 和负 （D-） 数据之间的对内时序偏斜如何由于时序引起的谐振而导致差分插入损耗曲线的增加。当一条迹线恰好在一束玻璃纱上排列了其长度的一部分时，如左图中的顶部迹线所示，与另一条相同长度的迹线（主要在树脂上排列）相比，传播延迟是不同的。嗯，当我们想要描述玻璃纤维增强介电基板在两条或多条相同长度的传输线之间导致时序偏移的情况时，它是常用的术语。
2025-05-29 00:02:11
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原创 传输线的特性阻抗和传播延迟
为了确保良好的信号完整性，在整个过程中的每个点保持恒定的阻抗非常重要。在高速设计中，不受控制的阻抗会显著降低电压和时序裕量，以至于电路可能处于边缘或最糟糕的是无法作。将两个导体分开的是电导材料，由电导 G 表示，单位为每单位长度的西门子 （S）。最后，并联电容器表示两个导体之间的分布电容，单位为每单位长度的法拉 （F）。当信号的前缘沿传输线传播时，两个带相反电荷的导体之间的电场强度会在它们之间产生电压。在其特性阻抗中端接的均匀传输线在线路上的每个点的给定频率下将具有恒定的电压与电流比。
2025-05-29 00:01:55
581
原创 用于 100 Gb 和更快以太网的光学 PHY PCB 布局
上述拓扑适用于多种数据速率，跨多个通道中 1 Gbps 的长距离传输，以及依赖于光纤收发器的多个 100 Gbps 通道的 800G 以太网。对于过孔部分，差分信号上的盲孔是可取的，因为它们在高数据速率下产生的阻抗偏差和回波损耗较小。正如我们将从下面的一些仿真数据中看到的那样，0.8 mm 的焊球间距已经针对具有盲孔和适当接地间距的 100G 布线进行了很好的优化。此架构显示了以太网接口的三个基本部分：嵌入在主机处理器中的 MAC 层、PHY 接口以及连接到提供数据传输的物理介质（在本例中为光纤）的模块。
2025-05-28 00:18:03
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原创 跨越分割面的危险
上看到了 Chuck Norris 在云层上方的两个飞机机翼上吐痰的视频，我突然想到，这是一个完美的比喻，当数字信号沿着微带走线传播时，穿过印刷电路板 （PCB） 上的分割平面时会发生什么。如果 Chuck Norris 和他那群快乐的伞兵站在他头上是信号，那么在两个参考平面的分裂处，我们会看到阻抗失配，在不连续性持续时间内，它在时域反射 （TDR） 图中表现为一个正峰值。在讨论信号完整性 （SI） 问题时，当 PCB 的一层上的信号越过参考平面中的分离或插槽时，总是会有很大的争论。以下是结果的简要总结。
2025-05-28 00:17:17
355
原创 过孔桩揭秘
但是，如果我们使用完全相同的通道模型，并使用 Keysight Technologies 的通用 PAM-4 IBIS AMI 模型，我们可以看到图 6 中绘制的结果。因为 PAM-4 信号转导有三个较小的眼，在相同的振幅下，它们的大小是 NRZ 眼的三分之一，所以它对通道损伤更敏感。但是当模拟较短的存根情况时，眼睛是睁开的，有足够的边距。是正弦波的频率，并且通过短截线部分的时间延迟 （TD） 等于 1/4 波长，那么当它在底部反射并再次到达结点时，它将延迟 1/2 一个周期并抵消大部分原始信号。
2025-05-28 00:16:46
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原创 对导体表面粗糙度的痴迷 – 因此 Dk 是什么？
好吧，可以说我痴迷，因为这正是我在前往加利福尼亚州圣克拉拉的 DesignCon 2017 的路上的想法。测量是在带状线条件下进行的，使用精心设计的谐振元件图案卡，该卡由要测试的相同介电材料制成。认识我的人知道我一直在研究模拟导体表面粗糙度的实用方法，以及它对插入损耗 （IL） 的影响。在过去的几年里，我发表了几篇关于这个主题的论文。成正比，我的理论是表面粗糙度分布降低了平行板之间的有效分离，从而增加了电场（电场）强度，从而产生了额外的电容，这解释了有效。左图显示了使用芯材和预浸料的数据表值时的结果。
2025-05-28 00:16:36
781
原创 使用 Cannonballs 进行实用导体粗糙度建模
结果如图 8 所示。左图比较了数据表值和设计参数的仿真插入损耗与实测插入损耗。还绘制了总平滑插入损耗（十字），它是导体损耗（圆圈）和介电损耗（平方）之和。值得注意的是，仅使用代数方程和公布的Dk、Df和粗糙度数据表值，在大约 30GHz 的频率范围内，一致性极佳。右侧显示的曲线是模拟（蓝色）与测量（红色）有效介电常数 （Dkeff） 的对比，由所示方程确定。可以看出，测得的曲线Dkeff（3.76 vs 3.63 @ 10GHz） 略高于公布的曲线。根据 [6]，Dk。
2025-05-27 00:04:49
1082
原创 Guard Trace 值得吗？
手动跟踪保护跟踪上诱发的所有噪声，并将其再次感染到受害者线路上，这是非常乏味的。如您所见，在微带线的情况下，当保护走线短路少于 9 个过孔时，保护走线上仍然存在相当大的振铃噪声，这可能会再次感染受害线路。但是，要显著减少带状线中的串扰，只需在每一端短接保护走线，并确保保护走线的长度与耦合长度完全相同。但是，如果保护走线没有优化，则使用保护走线时，受害线路上的噪声也可能比没有保护走线时更大。值得注意的是，当保护走线仅长 100 mil 时，在每一端，噪声的峰峰值幅度几乎等于无保护情况下的峰值幅度。
2025-05-27 00:04:40
565
原创 非接触式互连：当串扰是您的朋友时
当两个反射回到接收器时，它们将相加，并为眼睛增加额外的噪声，从而产生符号间干扰，如图 3（A） 中的肩部所示。通过保持一端开路，并将另一端短接到地，意味着任何次级噪声将具有相同的相位，当它们到达接收器时，它们将抵消，从而消除码间干扰并增加眼图幅度，如图 3（B） 所示。当差分对穿过卡槽的连接器区域时，发射信号被边沿耦合到相邻的小走线，长约 3/4 英寸，连接到相应的接收器引脚。幸运的是，我当时工作的北电的研发实验室贝尔北方研究公司（BNR）有一个先进的技术团队，他们喜欢在沙子里玩耍。
2025-05-26 00:07:51
976
原创 PCB 通孔是电容性的，但不一定是电容器
当过孔的阻抗等于连接到它们的传输线的特性阻抗时，它们被认为是透明的。使用电容器作为超过此比特率的通孔模型将导致乐观的结果，并在您的 10 Gig 原型进入实验室时产生漫长的夜晚。正如预期的那样，当使用等于过剩电容的集总电容器对过孔进行建模，并将其与传输线过孔模型进行比较时，使用 230ps 上升时间时，反射的 TDR 图几乎相同。但这一次，您会得到一些意想不到的结果，如图 3 所示。在我们的示例中，4.5GHz 大约是 10GB/s 的一半，从图 3 中可以看出，结果眼图是完全闭合的。
2025-05-26 00:07:28
1135
原创 来自 IBIS 的驱动器输出阻抗
当驱动器的输出阻抗与传输线特性阻抗 （Zo） 不匹配时，会出现反射，导致接收器产生振铃，如左图中的红色波形所示。由于 IBIS 模型是基于 ASCII 的，因此您只需使用自己喜欢的文本编辑器，即可使用四个 V-T 波形表中的两个来查看和快速估计驱动 50 欧姆时的输出阻抗。与下降沿相比，上升沿的输出阻抗通常不同。总之，这里介绍的方法是一种从 IBIS 模型预测驱动器输出阻抗的简单而有效的方法。表格的前三行告诉我们，上升波形有一个 50 欧姆的电阻器连接到缓冲器输出，并下拉至 0V，如右侧的等效电路所示。
2025-05-25 00:48:05
885
原创 串音干扰（5）：Guard trace
这问题很常见，但前面已经提到我们的目标是不要让讯号在Guard trace上产生驻波，而驻波的产生又与讯号频率相关，越高的工作频率会有越短的波长，Layout上两点之间的波动会更明显，因此不如我们换个问法：多少的讯号波长加一个via？对比Guard trace上每隔最高工作频率的λ/20排列接地孔的case，并不会有很大的能量耦合到另一条传输线，且Guard trace上的波形会随着输入波移动，代表没有驻波产生在Guard trace上影响整体通道的响应。λ/10则有些微的反射形成的震荡;
2025-05-25 00:47:52
711
原创 串音干扰（4） ：如何降低耦合噪声Crosstalk
当我们降低它的厚度，可以让电场的耦合减少（大家可以想想电容的公式），耦合噪声自然会降低。从前述数学公式来看，要将耦合的能量降低，最简单直接的方法就是降低线与线间的互容与互感，而要达成此目的只要拉开两条线之间的距离就可，互容与互感降低后自然可以降低耦合噪声。相较于微带线，带状线在FEXT的耦合理论值为0，对噪声比较敏感的线路可以尝试多布局在内层，可以大幅度降低FEXT。从数学中我们可以得知，降低上升时间可以减少FEXT，虽然会使得作用时间变长，不过将耦合噪声的峰值稀释掉也是不错的结果。
2025-05-24 01:49:49
556
原创 串音干扰（3）：近端耦合与远端耦合
从结果来看，近端干扰与理论相符，属于一长时间低能量的干扰;下面两公式为电容性近端耦合系数与电感性近端耦合系数，Vb代表近端耦合电压、Vs为输入电压、Ib为近端耦合电流、Is 为输入电流、Cm 是互容、Cg为自容、Lm 为互感、 Ls则为信号回路产生的自感。至于远端耦合，因为电容性耦合为正电压，电感性耦合为负电压，又因为通常来讲电感性耦合相对电容性耦合来得强，因此远端耦合呈现负电压。下面两公式为电容性远程耦合系数与电感性远端耦合系数，Vf代表远程耦合电压、If为远程耦合电流、vp为讯号在介质中的传递速度。
2025-05-24 01:49:34
324
原创 串音干扰（2）：电容性与电感性耦合
相同地，当信号传递到第2个位置时，耦合电流B一样会往近端与远程传递，但此时位置1的耦合讯号A已经到达近端负载以及位置2；在近端，持续的耦合时间与固定的耦合能量将会得到波形的I区域;电感性耦合的耦合电流与电容性耦合一样，在Victim line上会分成两边，一边朝向近端负载，另一边则往远端负载。在远端，因为耦合电流到达的时间会与输入信号一致，因此在经过传输线延迟的后，所有的耦合能量会同时间传递到负载端，并且作用时间为输入信号的上升时间。接续上篇，本篇将介绍互容以及互感的耦合机制，以及何谓近端耦合与远端耦合。
2025-05-23 00:51:52
478
原创 串音干扰（1）：串音的产生
我们在生活中常常遇到一种情况，就是与友人通电话时，发现怎么电话讯号一直有杂音，雾雾的声音使你听不清楚对方在讲什么，但是对方又可以很清晰的听到你的声音。基本上，要产生串音干扰，一定要具备时变与互容/互感，这点我们可以从耦合长度的观念看出来，实际有效耦合区域并不是正比于线长，而是正比于讯号的时变上升时间，在固定长度下，越快的上升时间，就会有越多的片段耦合长度，耦合能量自然会较强！代表能产生耦合电压电流的区域在一段极小的时间内是固定的，且耦合作用的距离也会是固定的！当然，如果没有时变讯号，耦合也不会产生。
2025-05-23 00:51:41
673
原创 PCB 横截面几何形状
如果我们将一条走线视为干扰源，另一条走线视为干扰源，那么在干扰源走线上向后传播的耦合噪声量（与干扰源的方向相反）称为近端串扰 （NEXT） 或向后串扰。由于每条走线与其相邻参考平面的耦合比相反的参考平面更紧密，因此平面上的任何噪声都不会与两条走线共用，因此不会在接收器处被抵消。在带状线中，几乎没有 FEXT，但在走线耦合的时间长度内，反向串扰将饱和到攻击者电压幅度的一小部分。注意是，一层上的走线与另一层上的走线正交布线，以减少串扰。当电流流过相同极性的两条走线时，传播模式是均匀的，耦合是正的。
2025-05-22 00:08:14
822
原创 缺乏经验的 PCB 过孔建模方法
最后，您担心用于背板连接器的差分过孔封装的大小和设计，因为您知道它们可能会对接收信号的质量造成破坏。所有这些都可以提供相同的性能，最高可达一定的带宽。重复使用您在上次设计中使用的相同连接器的压力很大，但您的直觉告诉您，它的设计可能不足以适合这种高速应用。虽然这可能是真的，但如果您无法使用这样的工具，因为成本超过您的公司愿意花费，或者因为您没有专业知识或时间来学习如何构建可以信任的模型来及时做出决策，该怎么办？从静电角度来看，这是一个很好的近似值，但由于屏蔽层不是连续的，因此磁场不像在同轴结构中那样被包含。
2025-05-22 00:08:05
1685
原创 差动讯号（2）：奇模与偶模
当线路在内层时，电场会平均分布在介电材料中，但线与线的耦合依旧比较大，磁场各自围绕在单一条线上，线与线之间的耦合较小，但因线路处在内层，对外界的干扰量趋近于0。当线路在内层时，电场会平均分布在介电材料中，磁场会围绕着两条线，线与线之间的耦合较小，但因线路处在内层，对外界的干扰量趋近于0。当线路在外层时，因为能量互斥，电场会集中在介电材料，磁场会围绕着两条线，线与线之间的耦合较小，对外界的干扰量会比较高。偶模态时，两条线电压等量等向，不会产生电场耦合，因此没有耦合电容，而磁通量方向相同，电感须加上互感值。
2025-05-21 00:06:19
1318
1
原创 单端传输通道也会有奇偶模现象喔
这也是为什么我们会说希望线与线间距可以控制在3倍线宽，因为可以尽量控制阻抗在10%以内，保持讯号线本身的阻抗特性，才不会使通道效应变差太多。奇模（Odd mode）与偶模（Even mode）对差动对是很关键的要素，其会影响奇/偶模阻抗与相位速度，设计不良甚会让共模噪声引入整个差动对使讯号质量下降。我们从特性阻抗来看，分别看单独传输模态（Quiet mode）、奇模与偶模，可看出在Quiet mode是阻抗接近50欧姆，Odd mode偏低、 Even mode则偏高。这原因与场型的分布有关，在。
2025-05-21 00:05:53
555
原创 使用 TDR 测量微带上的体介电常数 （Dk）
大多数现代 circuit design 都依赖于 logic receiver 的精确 logic signals。这种保证基于对信号路径阻抗的精心设计，包括印刷电路板 （PCB） 传输线、互连、通孔和电缆。如果您设计了基于 PCB 叠层的受控阻抗传输线，您如何知道 PCB 制造公司或其他供应商是否构建了您的叠层以满足您的受控阻抗规格？事实上，即使在与各种层压板制造商讨论之后，我们发现供应商数据表中指定的大多数介电常数都具有不确定性，并且存在很大可变性。这会产生一个号召性用语，以测量这些材料以使其正确。
2025-05-20 00:23:56
945
原创 热管理 X 信号完整性 X 电源完整性：一文搞懂为何大家都在做SI/PI热电耦合分析
还记得以前刚学SI的时候，是在封装产业，最基本的就是利用准静态电磁场的软件抽取封装引脚、Trace、Solderball、WireBond的RLC，透过比对这些RLC的数据，做设计上的优化，例如WireBond，如果电感过大，是否线过长？或是可以Double Bond？或是改用较粗的线？
2025-05-20 00:23:31
859
原创 如何控制 AEDT 中的彩色显示？
AEDT 中显示的颜色似乎受到隐藏背景色的影响。完成此作后，将仅显示所选颜色，而不会显示任何其他效果。这实际上是由于 AEDT 中的照明设置造成的。要对此进行控制，请单击。
2025-05-19 00:22:32
280
原创 电路中的 2x-Thru 去嵌入
目前，Ansys 工具中没有直接的方法可以从测量中解嵌 2x-thru 数据。Circuit 中使用的反嵌方法使用单个 Fixture 的倒数功能，如下所示，并且没有直接的方法将 2x-thru 数据转换为单个 Fixture 数据以使用这种方法。
2025-05-18 09:32:50
125
原创 使用 AEDT Icepak 进行封装/散热器配置的网格依赖性研究
此外，一个好的网格可以捕获所有重要的几何细节，并避免可能导致错误的收敛困难。结果的准确性在很大程度上取决于网格质量，当重要的几何细节被很好地捕获并且满足网格质量标准时，解被认为是与网格无关的。让我们改进散热器区域中的网格，该区域具有精细特征，是感兴趣的区域。1. 可以使用一键式 Slider Bar 方法，该方法是自动化的，并且具有五个不同级别的网格分辨率。AEDT Icepak 中的 Slider Bar 网格划分工具只需单击鼠标即可生成高质量的 99k 六面体网格（3 级分辨率），如下所示。
2025-05-18 09:32:16
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原创 Fluent Workspace Polyflow 中的拉伸吹塑成型仿真
这通常是通过精确的加热系统和先进的模具冷却通道来实现的，以防止翘曲并确保一致的壁厚。Polyflow 模拟注射过程，预测预成型件内的材料分布，帮助识别可能导致翘曲或弱化等缺陷的厚度不均匀或应力集中的区域。对于拉伸和吹塑阶段，Polyflow 模拟了吹塑过程中瓶坯材料在机械拉伸和压力下的变形情况，使工程师能够优化瓶坯几何形状和模具设计。在成型过程中，塑料被注射到预成型件中，然后被拉伸并形成最终形状，需要精确控制材料的流动方式，以避免薄弱点或不一致。生成吹塑成型瓶坯、模具和棒材的产品图，以列出和分类产品特性。
2025-05-17 00:26:04
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原创 Fluent Workspace Polyflow 中的注射吹塑成型仿真
首先，为了实现均匀的壁厚，他们设计了具有一致几何形状的部件，并使用仿真软件来预测材料流动，确保注射和吹塑过程中的平衡分布。为了处理材料流动和收缩，工程师设计了具有特定几何形状的型坯，该几何图形考虑了材料的流动特性。为了评估均匀的壁厚，Fluent-Polyflow 模拟了通过模具的材料流动，确定了分布不均匀的潜在区域。通过模拟热塑性塑料在注射和吹塑过程中的行为，工程师可以调整型坯设计和工艺参数，以解决材料收缩问题，确保最终部件满足尺寸要求。正如预期的那样，较大的初始厚度会导致较大的最终平均厚度。
2025-05-17 00:25:55
776
原创 Fluent Workspace Polyflow 中的压制和热成型仿真
该软件可实现精确的热管理仿真，使工程师能够调整和优化多区加热系统，以实现对整个材料的一致温度控制。首先是材料的拉伸——当塑料被加热时，它会变得柔软且具有延展性，但这可能导致成型过程中的拉伸不均匀，从而导致厚度和强度的变化。设计还必须适应拔模角度，即模具表面的轻微倾斜，使零件容易脱模，但这可能会限制设计自由度，尤其是对于具有复杂几何形状的零件。在拔模角度方面，工程师通过将微小的角度集成到模具中，仔细平衡零件拆卸的便利性和设计美学，从而最大限度地减少对复杂形状的影响。生成结果时，结果也会添加到每个分支的底部。
2025-05-16 00:43:45
946
原创 使用 ANSYS AEDT（双向耦合）对高功率射频同轴滤波器进行热分析
使用 ANSYS HFSS，可以精确计算 EM 损耗，然后将其导入 ANSYS 热分析并使用 ANSYS Icepak CFD 求解器进行仿真，以帮助工程师解决最复杂的热挑战，并预测其设计在温度变化下的表现。然后，RF 损耗将与 ANSYS Icepak CFD 求解器耦合，以执行热分析，包括传热的传导、对流和辐射模式，并计算温度曲线。在此演示中，我们将仿真下面的 RF 同轴滤波器，并计算由于所用材料的有限电导率和介电损耗而导致的 RF 传导损耗。设置 HFSS 设计后，我们可以开始 HFSS 仿真。
2025-05-16 00:43:36
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原创 汇流条电力线使用 Q3D 和 Icepak 进行 DCIR 和热分析
如果温度非常高，用户可能需要手动更改 Q3D 模型的温度，然后重新运行 Q3D，然后再次运行 Icepack。返回 Q3D，然后从 Project Manager 面板中，右键单击 Q3D 模型的名称，然后选择 Set Object Temperature。选择所有母线排后，右键单击并选择 Plot Fields （绘图字段）、Temperature （温度），然后选择 Temperature（温度）。开始求解之前的最后一步是右键单击模型名称，然后选择设置温度，启用热分析反馈。我们今天的模型是汇流条。
2025-05-15 07:22:35
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原创 Maxwell Field Calculator 中的力计算
以下是场计算器中用于计算名为 Stock 的物体上直流力密度的 X 向分量的步骤，结果如下所示。在此示例中，与表面力密度积分相比，体积力密度积分产生的结果相似，因此体积力密度和表面力密度都可用于映射到其他求解器，例如 Ansys Mechanical。您可以使用场计算器来计算对象上的积分体积力和表面力。它是一个基于堆栈的计算器。
2025-05-15 07:22:09
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原创 工程师必读！ 3 个最常被忽略的 TDR 测试关键细节与原理
TDR真的是一个用来看阻抗跟Delay的好工具，通过一个Port的测试就可以看到通道各个位置的阻抗变化。可是使用上其实没这么单纯，有很多细节需要非常地小心，才可以真正地看到您想看的信息！就让我们整理3个极为重要的TDR使用小细节，让您在看TDR阻抗图时可以看到最正确的信息，使用上更为得心应手！
2025-05-14 00:15:32
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原创 使用光标测量，使用 TDR 测量 pH 和 fF
时域反射计 （TDR） 是一种通常用于测量印刷电路板 （PCB） 测试试样和电缆阻抗的仪器。TDR 对于测量过孔和元件焊盘的电感和电容、探针尖端电容和电感，甚至寄生电感收发器耦合电容器也非常有用。这也是验证仿真或提取您自己的模型的一种简单方法。高端专用 TDR 通常包含此功能，但即使使用简单的基于实时示波器的 TDR 也可以通过简单的光标测量来产生这些结果。
2025-05-14 00:14:33
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原创 恰到好处TDR
了解我的人都知道我喜欢那些从 1 到 10 到 11 的东西。对于那里的年轻人，参见 Spinal Tap，1984 年。但是有没有把它调得太高这样的事情呢？我收到并回答了很多关于使用时域反射仪 （TDR） 进行测量的问题。我需要多少带宽？边缘应该有多快？如何将其连接到 DUT？这么说让我很痛苦，但 TDR 调得太高这样的事情，也很容易不够。我在我的书《权力完整性》中简要地谈到了这一点。
2025-05-13 00:05:24
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原创 电池单元和电极性能
对于电池制造商来说，提高电池能量和功率密度至关重要。在高功率密度和长循环寿命之间取得平衡是电池设计中的关键挑战，通常需要仔细优化材料、电极结构和热管理系统。另一个关键挑战是通过优化重量体积比来降低电池单元的总体成本。1. 快速预处理：使用完全解析的多孔电极结构（这可以通过强大的 Fluent Meshing 工具实现）2. 精确建模：Ansys Fluent 采用精确的 3D 电化学模型来预测电池充电/放电。4. 可扩展：适用于大型 3D 电化学模型的高性能计算 （HPC）。图 1 快速网格划分算法。
2025-05-12 00:00:58
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原创 阻抗RF、数字/模拟设计必知：传输线特性阻抗设计
补个说明：现在笔者看到印刷电路板材料的趋势是DF越低，DK则跟着变低，这其实是好事，因为相同板厚的且相同阻抗控制的前提下，线宽可以变比较宽，损耗会比较好。这制程上的控制也会使得特性阻抗有些微的变异，如果蚀刻的品质越差，意即蚀刻角度越小，导体电阻会变小，则特性阻抗会变大。1.可以看到随着线宽越粗则特性阻抗越小，因为线宽直接对应到传输线的电阻，线越宽电阻则越小，特性阻抗就会随之变小。如果传输线设计为差动对时，还有一个影响特性阻抗的因子是P/N两线的间距，间距越小，则互容变大，特性阻抗就会变小。
2025-05-12 00:00:41
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原创 PCB载板制程与SI系列专栏（2）：不能被忽略的蚀刻角
我个人的看法是会去针对每一家PCB板厂的制程能力做了解，这当然不是请他们提供数据这么简单，而是自己打板子自己做剖面分析，实际验证板子蚀刻的能力。传统的PCB或载板是利用蚀刻工艺将设计者所需要的线路从一大片铜箔中给做出来，一般而言，我们的设计线路会是像下图这样方方的（a），呈现上下铜面都是等长的状况，但是其实蚀刻液会在锐角处大量的冲蚀铜箔（b），所以最后的成型线路会长得像（c）这样在靠近PP的那一面是窄边，靠近Core的那面是宽边。蚀刻制程是线路成型的重要制程，这道制程的好坏又会对SI造成什么影响呢？
2025-05-11 00:01:42
353
原创 差动讯号（3）弱耦合与强耦合
在差动讯号（2）：奇模与偶模一文中，我们已经知道差动对两线间距会影响其特性阻抗，且在影响传输线阻抗的几个要素一文中，我们知道传输线阻抗是可以被介质厚度、 介质介电常数DK以及线宽所控制。2.PCB制程上总会有一些Tolerance，这些未知的变异会使得阻抗有变化，而且在设计上为了满足PN两线等长，往往会把较短的线tune长，这也会使阻抗有变化。1.相同介质厚度与材料的前提下，为了控制阻抗，线宽会变得比较小，则传输线的高频损耗会比较高，不了解的人可参考。1.间距越小，奇模阻抗越小，则差动阻抗越小。
2025-05-11 00:01:22
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Post 4_ Unintentional Visit to Frequency Domain.pdf
2025-05-09
Post 6_ Eye-opening Experience with CTLE.pdf
2025-05-09
Post 2_ Convolution and Single Pulse Response.pdf
2025-05-09
validation-report-spice-to-plts_fi-qxe-dp-5mm_web.pdf
2025-05-28
PADT-ANSYS-Lattice-Material_Homogenization-1.pdf
2025-05-28
87104_6D Multiport Electromechanical Coaxial Switches.pdf
2025-05-28
tutorial-32-to-56-gbps-serial-link-analysis-optimization-methods-pathological-channels.pdf
2025-05-09
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