FPGA
jobszheng5
这个作者很懒,什么都没留下…
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object "std_logic" is used but not declared
<br />Q1:VHDL error at minute.vhd(10): object "std_logic" is used but not declared 或者 <br /> VHDL error at minute.vhd(32):can't determine definition of operator ""+"" -- found 0 possible defiinitions<br />A1:上述两个问题均是由于头文件包含不全。<br />在编译前,强烈建议将“library i原创 2011-05-16 09:46:00 · 16165 阅读 · 0 评论 -
下载烧录界面没有“XXX.sof”下载文件
<br />Q2:编译完成,仿真正确,但是下载到实验箱里的FPGA出现问题。发现下载烧录界面没有“XXX.sof”下载文件。即编译器没有生成代码文件。<br />A2:此时一般由于软件没有注册或在试用期的评估版本,因此不提供编译下载功能。这里的破解数据与网卡有关,所以不要禁用你当时注册使用的网卡。原创 2011-05-16 09:46:00 · 3436 阅读 · 0 评论 -
波形仿真的结果总是一样,虽然我改动了相关的IO与设置
<br />Q3:波形仿真的结果总是一样,虽然我改动了相关的IO与设置?<br />A3:这个问题的原因我是没有搞清楚,但是解决办法还是有的,将这个波形文件关掉,然后再重新建立一个文件即可。难怪quartus10的版本里已经将其删除掉了……<br />不过,如果直接改动simulation report文件里的端口设置,会提示“……do you want to edit your input vectors?”这时选择“I want to ...”即可。原创 2011-05-16 10:01:00 · 1581 阅读 · 0 评论 -
时钟沿触发问题?
<br />Q4:时钟沿触发问题?<br />A4:问题背景:我想让FPGA在时钟上升沿去干一件事,在下降沿去干另外一件事。最初解决尝试:if clk'event and clk='1' then event1; if clk'event and clk='0' then event2; end if; 这个代码最后报错了,编译器无法处理两个时钟信号。其实,直接改成 if clk='1' then event1; else event2 ;end if; 我看仿真结果就是我要达到的目的。 嘿嘿,花了近2个小原创 2011-05-16 10:09:00 · 2068 阅读 · 1 评论