时钟沿触发问题？

Q4：时钟沿触发问题？

A4：问题背景：我想让FPGA在时钟上升沿去干一件事，在下降沿去干另外一件事。最初解决尝试：if clk'event and clk='1' then event1; if clk'event and clk='0' then event2; end if; 这个代码最后报错了，编译器无法处理两个时钟信号。其实，直接改成 if clk='1' then event1; else event2 ;end if; 我看仿真结果就是我要达到的目的。 嘿嘿，花了近2个小时的时间，发现问题原来如此简单。估计是受单片机编程语言的影响吧！