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原创 vivado BlockDesign video mixer 找不到文件报错 [Synth 8-439] module ‘zynq_design_v_mix_0_0_v_mix‘ not found
vivado video mixer [Synth 8-439] module 'zynq_design_v_mix_0_0_v_mix' not found
2023-11-28 10:20:51
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原创 Matlab2022a安装MinGW64编译器把matlab函数转换为c/c++库函数
Matlab2022a安装MinGW64编译器把matlab函数转换为c/c++库函数
2023-04-07 10:40:01
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原创 [BD 41-758] The following clock pins are not connected to a valid clock source
[BD 41-758] The following clock pins are not connected to a valid clock source最近在vivado2018.3 block design 中基于 zynq 使用 crossbar 和 bram controller时遇到上面的错误警告,提示的意思是说bram controller链接的时钟不对,但是图中分明已经正确链接了,且validate design的时候对话框也提示正确。几经折腾,后来找到了解决办法,如下(1)首先,在对
2021-06-04 08:57:30
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原创 Verilog 二进制补码截断直流问题及四舍五入截断
Verilog 二进制补码四舍五入截断最近发现一个问题,就是很多工程师不知道怎么把二级制补码数据进行四舍五入截断,其实这个很简单,我举一个例子,大家就明白了reg [32:0] dout= 0;wire [46: 0] m_axis_data_tdata;dout<= (m_axis_data_tdata[46:0] +{ ~m_axis_data_tdata[46], { 13{ m_axis_data_tdata[46] } } } ) >>>14;这里是把47位
2021-05-19 08:31:05
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原创 UPP协议转AXI4协议的burst读写FPGA实现
根据项目需要,最近自己编写了UPP协议转AXI4协议的burst读写FPGA程序,经过两三周的折腾,仿真结果显示正确了,不知道是否还有其它疏漏,下面我把图贴出来,欢迎大家批评指正!
2020-07-15 11:55:30
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原创 TI C6000 DSP Register Base address 寄存器基地址 在哪里?
新接触TI C6000 系列DSP的朋友,肯定少不了要找这个,我估计,找的快的,可能十分二十分钟,找的慢的,可能要半天甚至一整天。为了给大家节省时间,这里直接告诉大家了,获得帮助的朋友,记得点赞哈!首先,在csl库函数目录里找到soc.h,就是下面这个#include <ti/csl/soc.h> // 假设安装路径已经索引到搜索路径然后,找到对应的cslr_dev...
2020-01-14 14:22:17
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原创 TI CCS9 C6000等系列库函数哪里找?
最近公司有个项目,要用到TI 公司的TMS320 C6655这款芯片做数据处理。因为我之前用过七八年的DSP(是AD公司的),所以这份任务就分给我了。我上网大概看了看,感觉用DSP的人真的是越来越少了,大部分人现在都在玩fpga、ASIC、ARM、通用处理器和GPU等,当然,还有单片机,并可能结合linux。而DSP的份额萎缩的很厉害。不过既然任务分过来,那就着手做就是了,而且凭借之前的一些经验...
2019-11-28 10:30:30
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Ramanujan’s Lost Notebook Part1-5合集.rar
2020-05-11
ti dsplibs.zip
2019-11-06
空空如也
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