[BD 41-758] The following clock pins are not connected to a valid clock source

最新推荐文章于 2021-12-29 14:09:26 发布
最新推荐文章于 2021-12-29 14:09:26 发布
阅读量8.8k 收藏 26
点赞数 7
分类专栏： vivado zynq 文章标签： fpga block
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/joomlama/article/details/117547204
版权

[BD 41-758] The following clock pins are not connected to a valid clock source
最近在vivado2018.3 block design 中基于 zynq 使用 crossbar 和 bram controller时遇到上面的错误警告，提示的意思是说bram controller链接的时钟不对，但是图中分明已经正确链接了，且validate design的时候对话框也提示正确。几经折腾，后来找到了解决办法，如下

（1）首先，在对block design进行validation后，对zynq进行重置，方法是点击 Reset Output Products，如下图所示
在这里插入图片描述

（2）接下来，重新生成各模块，即点击Generate Output Products
在这里插入图片描述
（3）最后，生成 zynq wrapper 就可以了
在这里插入图片描述

西电老顽童
关注
  • 7
    点赞
  • 踩
  • 26
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
[BD 41-758] The following clock pins are not connected to a valid clock source: /processing_system7_
WJLHW的博客
10-07 1464
vivado run_sythesis 时出错 [BD 41-758]
AXI Interconnect IP核用法
最新发布
u011565038的博客
05-14 1447
本文描述了如何使用Xilinx的Vivado Design Suite环境中的工具来定制和生成AXI Interconnect IP核。
Quartus警告：Critical Warning: The following clock transfers have no clock uncertainty assignment.
Matlab - Data_Reconstruction
04-07 2421
Critical Warning: The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning: From altera_reserved_tck (Rise) to altera_re
Quartus II -Warning (332168): The following clock transfers have no clock uncertainty assignment.
Matlab - Data_Reconstruction
01-02 4741
Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty comman...
[BD 41-238] Port/Pin property FREQ_HZ does not match
呵呵哒15
02-20 9705
Utility Buffer生成的BUFG端口属性properties不匹配问题 参考： https://coldnew.github.io/49454c4d/ https://forums.xilinx.com/t5/Synthesis/Vivado-2016-3-Utility-Buffer-issue-Limiting-clock-on-100Mhz/td-p/736176 缘由 在使用Di...
TM4C123-JTAG
baidu_35260565的博客
02-22 3242
本文摘录于TI官方手册SPMA075，主要内容是对JTAG的认识及硬件设计。 一、JTAG的基本认识 JTAG接口主要是四个引脚 TMS 、TDI 、TDO、TCK At power on, the TAP state machine (see Figure 1) is initialized to be in Test Logic Reset state. It moves from on...
A-E115FB V2 add 2.54mm PIN name_A-E115FPGA_excel_PINS_A-E115_
09-30
Pin mappings for A-E115 FPGA dev board
HX8310-A Application Note - Pins Description.pdf
02-16
HX8310-A Application Note - Pins Description.pdf
AWS Favorites To Pins-crx插件
03-29
https://github.com/aravindparappil46/aws-favs-to-pins如果您发现此扩展有用，请留下评论并尽情享受！ 发行说明v1.1-功能| 用户现在可以选择所需的针脚数量以及希望针脚显示的方式（仅图标，仅标签或图标和标签...
increasing_digital_io_pins_of_arduino_8255A_
09-29
标题 "increasing_digital_io_pins_of_arduino_8255A_" 提示我们讨论的主题是关于如何扩展Arduino数字输入/输出（I/O）引脚的数量，具体是通过使用8255A可编程接口芯片来实现。8255A是一种古老的、广泛使用的并行...
vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配
weixin_39425929的博客
12-29 3676
vivado2019.2修改clk_wizard时钟后报错FREQ_HZ不匹配 一、问题描述： 使用clock_wizard创建一路时钟，连接到了各个模块，时钟频率设置为300M，编译固件无报错且固件下板子后功能正常；接下来修改时钟为200M，开始编译，报错：ERROR: [BD 41-238] Port/Pin property FREQ_HZ does not match between /proc_sys_reset_0/slowest_sync_clk(300000000) and /clk_wiz
QuartusII编译时会遇到的问题
qq_36958831的博客
07-04 4027
1.Found clock-sensitive change during active clock edge ai time on register “name” 原因：vector source file 中时钟敏感信号（如数据，允许端，清零，同步加载等）在试重边缘同时变化。而时钟敏感信号不能再时钟边沿变化。其后果导致结果不正确。 方法：编辑vector source file 2.Ver...
Pandaboard ES编译bootloader、xloader、内核、以及安卓系统
任月光上消逝，唯现实下清流
07-14 3851
注意：本文引用www.pandaboard.ord 里面getting started的启动内容。按需要编译自己的系统。 Building bootloader and kernel Bootloader Startwith building the bootloader. To learn more about the bootloader process or toclarify
Quartus II常见错误(转)
luuxc的专栏
04-13 7061
1.Found clock-sensitive change during active clock edge at time on register ""　　原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。　　措施：编辑vector source fil
VIVADO报错：连线问题
weixin_50988214的博客
06-02 3912
1、[BD 41-237] Bus Interface property TDATA_NUM_BYTES does not match between /hls_CvtColor_0/INPUT_STREAM(4) and /v_vid_in_axi4s_0/video_out(8) 查阅为连线不匹配， 从64位连接到32位，更改相关ip核的 2、更改完stream位数之后，此错误解决，剩余FREQ_HZ和CLK_DOMAIN问题两组 进入block interface properti..
Android P自动确定时区代码流程
liuminx的专栏
07-04 1593
根据字符自动确定时区查找到Setting中对应的字符 packages/apps/Settings/res/values-zh-rCN/strings.xml: <string name="zone_auto" msgid="334783869352026648">"自动确定时区"</string> 而后可以知道其对应的文件是：packages/apps/Settings/res/xml/date_time_prefs.xml，代码片段是： <PreferenceCat
FPGA综合后警告问题说明
weixin_44270744的博客
03-11 2982
Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list 【提示】没把singal放到process（）中。 2.Warning: Found pins ing as undefined clocks and/or...
OBUFDS_inst O pin is not connected to a top-level port.
05-25
The error message you are seeing indicates that the output pin "O" of an OBUFDS (Differential Output Buffer) instance in your design is not connected to a top-level port. To fix this error, you need to make sure that the output pin "O" is connected to a top-level port in your design. You can do this by either adding a new top-level port and connecting it to the output pin "O", or by connecting the output pin "O" to an existing top-level port. Here is an example of how to connect an OBUFDS output pin to a top-level port in Verilog: ``` module my_design ( // Top-level ports input clk, input rst, output diff_out_p, output diff_out_n ); // Instantiate OBUFDS instance OBUFDS_inst my_bufds ( .I(my_input_signal), .O(diff_out_p), .OB(diff_out_n) ); // Other logic in the module endmodule ``` In this example, the output pins "O" and "OB" of the OBUFDS instance are connected to the top-level ports "diff_out_p" and "diff_out_n", respectively. Make sure to replace "my_input_signal" with the signal you want to buffer.

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值