Verilog 二进制补码截断直流问题及四舍五入截断
Verilog 二进制补码四舍五入截断最近发现一个问题,就是很多工程师不知道怎么把二级制补码数据进行四舍五入截断,其实这个很简单,我举一个例子,大家就明白了reg [32:0] dout= 0;wire [46: 0] m_axis_data_tdata;dout<= (m_axis_data_tdata[46:0] +{ ~m_axis_data_tdata[46], { 13{ m_axis_data_tdata[46] } } } ) >>>14;这里是把47位
原创
2021-05-19 08:31:05 ·
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