uvm reg model hdl_path setting

simple_reg:

ctl_reg

ralf:

//------------------------

        register ctl_reg {
            bytes 4;
            field ctl_reg @'h0 {
                bits 4;
                access rw;
                reset 1;
                constraint c0 {
                };
                doc {
                }
            }
            doc {
            }
        }

//------------------------

generated:

#------------------------

#------------------------

multiple-field register:

cfgr0: {cfgr0_f1,cfgr0_f0}

//-----------